JPS6328335B2 - - Google Patents
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- Publication number
- JPS6328335B2 JPS6328335B2 JP55119332A JP11933280A JPS6328335B2 JP S6328335 B2 JPS6328335 B2 JP S6328335B2 JP 55119332 A JP55119332 A JP 55119332A JP 11933280 A JP11933280 A JP 11933280A JP S6328335 B2 JPS6328335 B2 JP S6328335B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- resist
- etching
- semiconductor substrate
- wiring layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/069—Manufacture or treatment of conductive parts of the interconnections by forming self-aligned vias or self-aligned contact plugs
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、より詳しくは
シリコン等の半導体基板上において絶縁膜中に埋
込まれ表面が平坦化された電極構造を得る方法に
関する。
シリコン等の半導体基板上において絶縁膜中に埋
込まれ表面が平坦化された電極構造を得る方法に
関する。
半導体集積回路の集積度が高まるにつれて、多
層配線構造が形成されるようになつてきている。
その場合に、ある層のパターンの凹凸は隣接する
次の層に悪影響を及ぼし、隣接する層に段差が生
じ、微細パターンが形成されえないだけでなく、
場合によつてはパターンが断線することもある。
層配線構造が形成されるようになつてきている。
その場合に、ある層のパターンの凹凸は隣接する
次の層に悪影響を及ぼし、隣接する層に段差が生
じ、微細パターンが形成されえないだけでなく、
場合によつてはパターンが断線することもある。
かかる例を第１図の断面説明図にみると、シリ
コン等の半導体基板１上の例えばアルミニウム導
体層２の上に、絶縁層３を介在せしめて第２層の
アルミニウム導体層５を配置したい場合、アルミ
ニウム層２が図示の如き形状で配置されると絶縁
層３には図に見られる如き段差Ｂが形成され、そ
の上のアルミニウム層５を形成すると段部Ａが作
られ、アルミニウム層５は段部Ａで断線するおそ
れがある。
コン等の半導体基板１上の例えばアルミニウム導
体層２の上に、絶縁層３を介在せしめて第２層の
アルミニウム導体層５を配置したい場合、アルミ
ニウム層２が図示の如き形状で配置されると絶縁
層３には図に見られる如き段差Ｂが形成され、そ
の上のアルミニウム層５を形成すると段部Ａが作
られ、アルミニウム層５は段部Ａで断線するおそ
れがある。
この問題を解決するために、絶縁層の間に埋め
込まれた如き状態に導体パターンを形成すること
が考えられた。それによると、第２図の断面説明
図に示されるように、先ずシリコン基板１上に導
電層にを形成し、それをパターニングした後に
（同図ａ）導体上のレジスト４は残したままにし
ておいて、レジストを含む基板の全表面上に一酸
化シリコン（SiO）または二酸化シリコン
（SiO2）膜３を蒸着またはスパツターによつて形
成し、（同図ｂ）次にアセトンまたはアツシヤー
を用いてレジストを灰化することによつてレジス
トとその上のSiO2膜３を除去するものである。
かくして形成された導体と絶縁膜の構造は、同図
ｃに示す如きのもので、シリコン基板１上の導体
２は、SiO2層３の間に埋め込まれた如くに配置
され、その表面は平坦になつている。
込まれた如き状態に導体パターンを形成すること
が考えられた。それによると、第２図の断面説明
図に示されるように、先ずシリコン基板１上に導
電層にを形成し、それをパターニングした後に
（同図ａ）導体上のレジスト４は残したままにし
ておいて、レジストを含む基板の全表面上に一酸
化シリコン（SiO）または二酸化シリコン
（SiO2）膜３を蒸着またはスパツターによつて形
成し、（同図ｂ）次にアセトンまたはアツシヤー
を用いてレジストを灰化することによつてレジス
トとその上のSiO2膜３を除去するものである。
かくして形成された導体と絶縁膜の構造は、同図
ｃに示す如きのもので、シリコン基板１上の導体
２は、SiO2層３の間に埋め込まれた如くに配置
され、その表面は平坦になつている。
上記の技術における問題はレジストの剥離であ
る。例えばSiO2膜３がスパツタリング法により
形成されるとき、第２図ｂに点線で示す如き
SiO2のバリによつてレジスト４が完全に覆われ
てレジストが除去されないことになる。また、蒸
着がある角度でなされたとき、第２図ｄに示すよ
うに、レジストの一方側のみにSiO2膜が形成さ
れ、レジストをアツシヤーで灰化したときに、導
体の表面が平坦に形成されない。
る。例えばSiO2膜３がスパツタリング法により
形成されるとき、第２図ｂに点線で示す如き
SiO2のバリによつてレジスト４が完全に覆われ
てレジストが除去されないことになる。また、蒸
着がある角度でなされたとき、第２図ｄに示すよ
うに、レジストの一方側のみにSiO2膜が形成さ
れ、レジストをアツシヤーで灰化したときに、導
体の表面が平坦に形成されない。
この技術的課題を解決するために、本出願人は
薄膜パターン形式方法なる発明を完成した（昭和
52年特許願第9003号、昭和53年８月19日に特開昭
53−94771号として公開）。該発明は、第５図ａ〜
ｆを参照すると、基板３１上に導体パターン形成
用薄膜、例えばAl−Cu膜３２を付着させ〔第５
図ａ〕、この薄膜３２上にレジスト・パターン３
３を形成し〔同図ｂ〕、このレジスト・パターン
３３をマスクとして前記薄膜３２をエツチングし
て所望の導体パターンを形成した後〔同図ｃ〕、
前記レジスト・パターンを残したまま絶縁材料、
例えばSiO2３４を蒸着し〔同図ｅ〕、しかる後レ
ジスト・パターン３３を除去することによつて平
面化し〔同図ｆ〕、この平面上に別のパターンを
配置する新規な発明であつて、前記薄膜をエツチ
ング法によつてパターンに形成した後、この薄膜
パターンの幅がレジスト・パターンの幅より細く
なるようにサイド・エツチングを行い〔同図ｄ〕、
かつ、絶縁材料を蒸着するとき前記薄膜パターン
の膜厚により僅かに薄く膜を形成する方法に関す
る。かくの如くサイド・エツチングを施し、絶縁
材料の膜厚の調整をなした実施例の構造は第３図
に示す如きもので、１１はシリコン基板、１２は
金（Au）−クロム（Cr）膜からなる導体パター
ン、１３はSiO2からなる絶縁膜、１４はレジス
ト膜をそれぞれ示す。
薄膜パターン形式方法なる発明を完成した（昭和
52年特許願第9003号、昭和53年８月19日に特開昭
53−94771号として公開）。該発明は、第５図ａ〜
ｆを参照すると、基板３１上に導体パターン形成
用薄膜、例えばAl−Cu膜３２を付着させ〔第５
図ａ〕、この薄膜３２上にレジスト・パターン３
３を形成し〔同図ｂ〕、このレジスト・パターン
３３をマスクとして前記薄膜３２をエツチングし
て所望の導体パターンを形成した後〔同図ｃ〕、
前記レジスト・パターンを残したまま絶縁材料、
例えばSiO2３４を蒸着し〔同図ｅ〕、しかる後レ
ジスト・パターン３３を除去することによつて平
面化し〔同図ｆ〕、この平面上に別のパターンを
配置する新規な発明であつて、前記薄膜をエツチ
ング法によつてパターンに形成した後、この薄膜
パターンの幅がレジスト・パターンの幅より細く
なるようにサイド・エツチングを行い〔同図ｄ〕、
かつ、絶縁材料を蒸着するとき前記薄膜パターン
の膜厚により僅かに薄く膜を形成する方法に関す
る。かくの如くサイド・エツチングを施し、絶縁
材料の膜厚の調整をなした実施例の構造は第３図
に示す如きもので、１１はシリコン基板、１２は
金（Au）−クロム（Cr）膜からなる導体パター
ン、１３はSiO2からなる絶縁膜、１４はレジス
ト膜をそれぞれ示す。
前記した発明の実施に際しては、サイド・エツ
チングにより導体パターン１２の過度のエツチン
グによつてレジスト膜１４が剥がれ落ちることを
回避するためのエツチング時間、第３図に見られ
るSiO2膜１３と導体１２との間の空隙の制御お
よび導体幅が細ることに特に注意しなければなら
ない。また、最近の集積回路の微細化に合致すべ
くドライ・エツチングがより多く用いられるが、
それによるとサイド・エツチングは難しい作業で
ある。また、SiO2の蒸着前にアツシヤーが使え
ないのでシリコン基板１１表面や導体パターン１
２側面に吸着している水分等をプラズマで遊離す
ることができず、絶縁膜１３とシリコン基板１１
表面あるいは導体パターン１２側面との間で良好
な密着性が得られない。
チングにより導体パターン１２の過度のエツチン
グによつてレジスト膜１４が剥がれ落ちることを
回避するためのエツチング時間、第３図に見られ
るSiO2膜１３と導体１２との間の空隙の制御お
よび導体幅が細ることに特に注意しなければなら
ない。また、最近の集積回路の微細化に合致すべ
くドライ・エツチングがより多く用いられるが、
それによるとサイド・エツチングは難しい作業で
ある。また、SiO2の蒸着前にアツシヤーが使え
ないのでシリコン基板１１表面や導体パターン１
２側面に吸着している水分等をプラズマで遊離す
ることができず、絶縁膜１３とシリコン基板１１
表面あるいは導体パターン１２側面との間で良好
な密着性が得られない。
また、導体例えばアルミニウムをドライ・エツ
チングした後に絶縁膜を成長させ（例えばSiO2
の蒸着）、リフトオフによつてアルミニウムを埋
め込みその表面の平坦化を得るという従来技術に
おいては、ドライ・エツチングの後に三塩化ホウ
素（BCl3）が残存するという問題がある。とこ
ろで、このBCl3をなくすためにアツシヤーを用
いると、リフトオフのためのレジストが酸化され
てなくなつてしまう。本発明は、以上に記載した
技術的課題の解決を提供するものであり、以下そ
れを添付図面を例に参照して説明する。
チングした後に絶縁膜を成長させ（例えばSiO2
の蒸着）、リフトオフによつてアルミニウムを埋
め込みその表面の平坦化を得るという従来技術に
おいては、ドライ・エツチングの後に三塩化ホウ
素（BCl3）が残存するという問題がある。とこ
ろで、このBCl3をなくすためにアツシヤーを用
いると、リフトオフのためのレジストが酸化され
てなくなつてしまう。本発明は、以上に記載した
技術的課題の解決を提供するものであり、以下そ
れを添付図面を例に参照して説明する。
第４図ａ〜ｅは本発明の工程を示す断面説明図
である。同図ａに示されるように、表面に二酸化
シリコン等の絶縁膜が形成されたシリコン基板２
１上に、電極材料例えばアルミニウム（Al）（ま
たはアルミニウム（Al）−銅（Cu）もしくはその
他の適当な材料）層２２を公知の真空蒸着法また
はスパツタリング法で例えば1μｍの厚さに形成
した後にその上に多結晶（ポリ）シリコン層２３
を同じく真空蒸着またはスパツタリングで0.1μｍ
の厚さに形成する。この層の材料はMoSi2の如き
シリコン化合物でもよく、以下ポリシリコン層と
あるはSi化合物層を含む。ポリシリコン層２３の
上にレジスト・パターン２４を公知の方法で1μ
ｍの厚さに形成し、このレジスト・パターンをマ
スクとして前記２層すなわちポリシリコン層と電
極材料層を連続してエツチングする。同図ａには
ポリシリコン層の上にレジスト・パターン２４が
配置された構造が、また同図ｂには前記のエツチ
ングを終了した後の構造が示される。ここで、ア
ルミニウム層とポリシリコン層のエツチングは例
えば三塩化ホウ素（BCl3）を用いて連続して行
うとよい。次にアセトンまたはアツシヤーでレジ
スト２４を灰化し、剥離し、また残つた水分を除
去する。続いて同図ｄに示されるように全面に
SiOx（例えばSiO2）を被着してSiOx層２５を形
成し、四弗化炭素（CF4）＋O2（O2は５％）の雰
囲気でドライエツチングし、全面エツチングを施
す。この全面エツチングによつて絶縁層と電極の
表面が平坦化されなだらかな表面が得られる。す
なわちポリシリコンはSiOxよりもエツチング速
度が速いのでポリシリコン層２３上のSiOx層２
５は容易にリフトオフにより除去される。このと
きの構造は同図ｅに示される。図において、
SiOx膜２５とアルミニウム層２２との間に隙間
が見られるがそれは樹脂材料で埋めてもよく、ま
たはその上にフオスフオ・シリケート・グラス
（PSG）の層を形成してもよい。
である。同図ａに示されるように、表面に二酸化
シリコン等の絶縁膜が形成されたシリコン基板２
１上に、電極材料例えばアルミニウム（Al）（ま
たはアルミニウム（Al）−銅（Cu）もしくはその
他の適当な材料）層２２を公知の真空蒸着法また
はスパツタリング法で例えば1μｍの厚さに形成
した後にその上に多結晶（ポリ）シリコン層２３
を同じく真空蒸着またはスパツタリングで0.1μｍ
の厚さに形成する。この層の材料はMoSi2の如き
シリコン化合物でもよく、以下ポリシリコン層と
あるはSi化合物層を含む。ポリシリコン層２３の
上にレジスト・パターン２４を公知の方法で1μ
ｍの厚さに形成し、このレジスト・パターンをマ
スクとして前記２層すなわちポリシリコン層と電
極材料層を連続してエツチングする。同図ａには
ポリシリコン層の上にレジスト・パターン２４が
配置された構造が、また同図ｂには前記のエツチ
ングを終了した後の構造が示される。ここで、ア
ルミニウム層とポリシリコン層のエツチングは例
えば三塩化ホウ素（BCl3）を用いて連続して行
うとよい。次にアセトンまたはアツシヤーでレジ
スト２４を灰化し、剥離し、また残つた水分を除
去する。続いて同図ｄに示されるように全面に
SiOx（例えばSiO2）を被着してSiOx層２５を形
成し、四弗化炭素（CF4）＋O2（O2は５％）の雰
囲気でドライエツチングし、全面エツチングを施
す。この全面エツチングによつて絶縁層と電極の
表面が平坦化されなだらかな表面が得られる。す
なわちポリシリコンはSiOxよりもエツチング速
度が速いのでポリシリコン層２３上のSiOx層２
５は容易にリフトオフにより除去される。このと
きの構造は同図ｅに示される。図において、
SiOx膜２５とアルミニウム層２２との間に隙間
が見られるがそれは樹脂材料で埋めてもよく、ま
たはその上にフオスフオ・シリケート・グラス
（PSG）の層を形成してもよい。
しかる後、前記アルミニウム層２２の表出部に
接してSiOx層２５上に延在する上層配線層（図
示せず）を形成する。かかる上記配線層はアルミ
ニウム層２２とSiOx層２５との間に段差がない
ためほぼ平坦に形成され、断線等を生じない。
接してSiOx層２５上に延在する上層配線層（図
示せず）を形成する。かかる上記配線層はアルミ
ニウム層２２とSiOx層２５との間に段差がない
ためほぼ平坦に形成され、断線等を生じない。
上記にした本発明による方法の利点は、先ずド
ライ・エツチング後に例えばBCl3の如き有機物
の存在がなく、アツシヤーを用いるので形成され
た層の密着性を向上させることができる点にあ
る。またポリシリコンとSiOxとのエツチング速
度比の大なるエツチヤントガスを用いバリのない
平坦化が可能となる。更にアルミニウム層とポリ
シリコン層を蒸着によつて被着形成するために、
多くの基板のバツチ処理が可能になる。またレジ
ストを用いてのリフトオフ工程を伴わないので
SiOx層の加熱蒸着が可能になつて密着性が向上
する。またレジストパターンに過誤があつてポジ
テイブ・レジストを現像液で除去し再度第１層の
レジストを形成しようとするとき、アルミニウム
層はポリシリコン層で覆われているのでアルカリ
性の現像液に浸されず、第１層のレジスト再生が
容易である。さらに全面エツチングによるリフト
オフであるので表面がなめらかに平坦化されるこ
とである。また、本発明の方法はレジストによる
リフトオフでないので、レジストはそのままにし
ておいてもよい。
ライ・エツチング後に例えばBCl3の如き有機物
の存在がなく、アツシヤーを用いるので形成され
た層の密着性を向上させることができる点にあ
る。またポリシリコンとSiOxとのエツチング速
度比の大なるエツチヤントガスを用いバリのない
平坦化が可能となる。更にアルミニウム層とポリ
シリコン層を蒸着によつて被着形成するために、
多くの基板のバツチ処理が可能になる。またレジ
ストを用いてのリフトオフ工程を伴わないので
SiOx層の加熱蒸着が可能になつて密着性が向上
する。またレジストパターンに過誤があつてポジ
テイブ・レジストを現像液で除去し再度第１層の
レジストを形成しようとするとき、アルミニウム
層はポリシリコン層で覆われているのでアルカリ
性の現像液に浸されず、第１層のレジスト再生が
容易である。さらに全面エツチングによるリフト
オフであるので表面がなめらかに平坦化されるこ
とである。また、本発明の方法はレジストによる
リフトオフでないので、レジストはそのままにし
ておいてもよい。
第１図は従来技術による２層配線構造を示す断
面説明図、第２図は従来技術のリフトオフ法によ
る導体表面平坦化の工程を示す断面説明図、第３
図は従来技術による薄膜パターン形成方法の実施
例を示す断面説明図、第４図は本発明の方法を実
施する工程を示す断面説明図、第５図ａ〜ｆは従
来例の断面図である。 １，１１，２１……シリコン基板、４，１４，
２４……レジスト・パターン、２，５，１２，２
２……Al導体、２１……Si層、３，１３……
SiO2層、２５……SiOx層。
面説明図、第２図は従来技術のリフトオフ法によ
る導体表面平坦化の工程を示す断面説明図、第３
図は従来技術による薄膜パターン形成方法の実施
例を示す断面説明図、第４図は本発明の方法を実
施する工程を示す断面説明図、第５図ａ〜ｆは従
来例の断面図である。 １，１１，２１……シリコン基板、４，１４，
２４……レジスト・パターン、２，５，１２，２
２……Al導体、２１……Si層、３，１３……
SiO2層、２５……SiOx層。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上の所定領域に形成された表面平
坦な配線層を、前記半導体基板上に形成された前
記配線層とほぼ同じ厚さの絶縁層にはさみ込まれ
た状態で形成する半導体装置の製造方法におい
て、 半導体基板上に配線層を形成し、前記配線層上
に多結晶シリコンまたはシリコン化合物を形成す
る工程と、 これら２層をその上に形成されたレジストのパ
ターンをマスクとして三塩化ホウ素を用いてエツ
チングする工程と、 アツシヤーによりレジストを剥離すると同時
に、前工程により残存する三塩化ホウ素を除去
し、また残存する水分を除去する工程と、 前記２層を含む半導体基板上に絶縁層を前記配
線層の厚みとほぼ同じ厚さに形成する工程と、 前記多結晶シリコン層またはシリコン化合物層
のエツチング速度が絶縁層のエツチング速度より
速くなるようなガスを用いてドライエツチングを
行い、半導体基板上の絶縁層を残して前記多結晶
シリコン化合物層とその上に形成された絶縁膜を
除去する工程とを有することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55119332A JPS5743418A (en) | 1980-08-29 | 1980-08-29 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55119332A JPS5743418A (en) | 1980-08-29 | 1980-08-29 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5743418A JPS5743418A (en) | 1982-03-11 |
| JPS6328335B2 true JPS6328335B2 (ja) | 1988-06-08 |
Family
ID=14758851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55119332A Granted JPS5743418A (en) | 1980-08-29 | 1980-08-29 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5743418A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5051257A (ja) * | 1973-09-05 | 1975-05-08 |
-
1980
- 1980-08-29 JP JP55119332A patent/JPS5743418A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5743418A (en) | 1982-03-11 |
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