JPH0864830A - アクティブマトリクス基板およびその製造方法 - Google Patents
アクティブマトリクス基板およびその製造方法Info
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- JPH0864830A JPH0864830A JP20060294A JP20060294A JPH0864830A JP H0864830 A JPH0864830 A JP H0864830A JP 20060294 A JP20060294 A JP 20060294A JP 20060294 A JP20060294 A JP 20060294A JP H0864830 A JPH0864830 A JP H0864830A
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Abstract
(57)【要約】
【目的】 同一基板内に高移動度のＴＦＴと良好なＯＦ
Ｆ特性を有するＴＦＴとが形成されたアクティブマトリ
クス基板を製造工程を増加させることなく作成する。 【構成】 アクティブマトリクス基板１上の表示部２に
は、マトリクス状に配設された画素電極１０７に接続さ
れて画素ＴＦＴ４が設けられている。また、アクティブ
マトリクス基板１上の駆動回路部３としてデータ信号出
力回路および走査回路が形成されている。画素ＴＦＴ４
にはソース領域５およびドレイン領域７に接してボロン
およびリンが添加されたＬＤＤ領域１０が形成されてい
る。このＬＤＤ領域１０は、データ信号出力回路および
走査回路を構成するＣＭＯＳを形成するためのリンイオ
ン注入工程およびボロンイオン注入工程により製造工程
を増加させることなく形成することができる。
Ｆ特性を有するＴＦＴとが形成されたアクティブマトリ
クス基板を製造工程を増加させることなく作成する。 【構成】 アクティブマトリクス基板１上の表示部２に
は、マトリクス状に配設された画素電極１０７に接続さ
れて画素ＴＦＴ４が設けられている。また、アクティブ
マトリクス基板１上の駆動回路部３としてデータ信号出
力回路および走査回路が形成されている。画素ＴＦＴ４
にはソース領域５およびドレイン領域７に接してボロン
およびリンが添加されたＬＤＤ領域１０が形成されてい
る。このＬＤＤ領域１０は、データ信号出力回路および
走査回路を構成するＣＭＯＳを形成するためのリンイオ
ン注入工程およびボロンイオン注入工程により製造工程
を増加させることなく形成することができる。
Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリクス
駆動方式の液晶表示装置などに用いられるドライバモノ
リシック型のアクティブマトリクス基板およびその製造
方法に関する。
駆動方式の液晶表示装置などに用いられるドライバモノ
リシック型のアクティブマトリクス基板およびその製造
方法に関する。
【０００２】
【従来の技術】近年、液晶表示装置を初めとする平面デ
ィスプレイなどの画像表示素子への応用を目的として薄
膜トランジスタ（以下ＴＦＴという）の開発が行われ、
特に、多結晶シリコンＴＦＴを用いて表示部と駆動回路
部とを同一基板に形成したドライバモノリシックパネル
の開発が活発に行われている。
ィスプレイなどの画像表示素子への応用を目的として薄
膜トランジスタ（以下ＴＦＴという）の開発が行われ、
特に、多結晶シリコンＴＦＴを用いて表示部と駆動回路
部とを同一基板に形成したドライバモノリシックパネル
の開発が活発に行われている。
【０００３】以下、図５〜図９を用いて従来のアクティ
ブマトリクス基板の液晶表示装置への応用例を説明す
る。
ブマトリクス基板の液晶表示装置への応用例を説明す
る。
【０００４】図５は従来のドライバモノリシック型のア
クティブマトリクス基板を示す平面図であり、図６は図
５の表示部１０１における１画素部分の拡大図であり、
図７はデータ出力回路部１０２と走査回路部１０３に用
いられる相補回路部の部分拡大図である。図８は図６の
電気的等価回路図であり、図９は図７の電気的等価回路
図である。
クティブマトリクス基板を示す平面図であり、図６は図
５の表示部１０１における１画素部分の拡大図であり、
図７はデータ出力回路部１０２と走査回路部１０３に用
いられる相補回路部の部分拡大図である。図８は図６の
電気的等価回路図であり、図９は図７の電気的等価回路
図である。
【０００５】図５〜図９において、基板上に表示部１０
１が形成され、この表示部１０１の周辺に駆動回路部と
してデータ出力回路部１０２および走査回路部１０３が
形成されている。これらデータ出力回路部１０２および
走査回路部１０３にはそれぞれ、データ信号線１０４お
よび走査信号線１０５がそれぞれ接続されている。表示
部１０１には、相互に平行な複数のデータ信号線１０４
と、相互に平行な複数の走査信号線１０５とが交差して
形成されている。各交差部近傍には画素ＴＦＴ１０６と
してＮチャンネル型ＴＦＴまたはＰチャンネル型ＴＦＴ
が形成され、各画素ＴＦＴ１０６には画素電極１０７が
接続されており、走査回路部１０３からの走査信号によ
り画素ＴＦＴ１０６が駆動してデータ信号線１０４から
のデータ信号電圧が画素電極１０７に印加される。
１が形成され、この表示部１０１の周辺に駆動回路部と
してデータ出力回路部１０２および走査回路部１０３が
形成されている。これらデータ出力回路部１０２および
走査回路部１０３にはそれぞれ、データ信号線１０４お
よび走査信号線１０５がそれぞれ接続されている。表示
部１０１には、相互に平行な複数のデータ信号線１０４
と、相互に平行な複数の走査信号線１０５とが交差して
形成されている。各交差部近傍には画素ＴＦＴ１０６と
してＮチャンネル型ＴＦＴまたはＰチャンネル型ＴＦＴ
が形成され、各画素ＴＦＴ１０６には画素電極１０７が
接続されており、走査回路部１０３からの走査信号によ
り画素ＴＦＴ１０６が駆動してデータ信号線１０４から
のデータ信号電圧が画素電極１０７に印加される。
【０００６】また、このデータ出力回路部１０２および
走査回路部１０３の出力部などに用いられる相補回路
は、図７に示すように、左右のラインからの信号のうち
いずれかを出力するための主としてＮチャンネル型ＴＦ
Ｔ１０８とＰチャンネル型ＴＦＴ１０９とを相補型に設
けたＣＭＯＳから構成されており、回路のスピードアッ
プ化および低消費電力化が図られている。
走査回路部１０３の出力部などに用いられる相補回路
は、図７に示すように、左右のラインからの信号のうち
いずれかを出力するための主としてＮチャンネル型ＴＦ
Ｔ１０８とＰチャンネル型ＴＦＴ１０９とを相補型に設
けたＣＭＯＳから構成されており、回路のスピードアッ
プ化および低消費電力化が図られている。
【０００７】このアクティブマトリクス基板と対向電極
が形成された対向基板とを貼り合わせ、その間に液晶材
料を封入して作成される液晶パネルにおいては、画素電
極と対向電極との間に印加される電圧を制御して液晶を
駆動することにより、液晶の有する電気光学特性を利用
して画像表示を実現することができる。
が形成された対向基板とを貼り合わせ、その間に液晶材
料を封入して作成される液晶パネルにおいては、画素電
極と対向電極との間に印加される電圧を制御して液晶を
駆動することにより、液晶の有する電気光学特性を利用
して画像表示を実現することができる。
【０００８】
【発明が解決しようとする課題】上記従来のアクティブ
マトリクス基板において、駆動回路部であるデータ出力
回路部１０２および走査回路部１０３に形成されるＴＦ
Ｔ１０８，１０９には高移動度が要求されるので、ＴＦ
Ｔの半導体層としては多結晶シリコンや単結晶シリコン
が用いられる。ところが、表示部１０１に形成される画
素ＴＦＴ１０６には低ＯＦＦ電流が要求されるので、Ｔ
ＦＴの半導体層として多結晶シリコンや単結晶シリコン
を用いた場合には画素ＴＦＴ１０６のＯＦＦ特性を改善
する必要がある。
マトリクス基板において、駆動回路部であるデータ出力
回路部１０２および走査回路部１０３に形成されるＴＦ
Ｔ１０８，１０９には高移動度が要求されるので、ＴＦ
Ｔの半導体層としては多結晶シリコンや単結晶シリコン
が用いられる。ところが、表示部１０１に形成される画
素ＴＦＴ１０６には低ＯＦＦ電流が要求されるので、Ｔ
ＦＴの半導体層として多結晶シリコンや単結晶シリコン
を用いた場合には画素ＴＦＴ１０６のＯＦＦ特性を改善
する必要がある。
【０００９】従来、ＴＦＴのＯＦＦ特性を改善するため
の技術として、図１０に示すようなライトドープドレイ
ン（以下ＬＤＤという）構造が知られている。このＴＦ
Ｔは、基板１１０上に、両端部のソース領域１１１およ
びドレイン領域１１２と、さらに内側に設けられたＬＤ
Ｄ領域１１３，１１３と、これらＬＤＤ領域１１３，１
１３の間のチャネル領域１１４とを有する半導体層１１
５が形成されている。その上に基板１１０および半導体
層１１５のほぼ全面を覆うようにゲート絶縁膜１１６が
形成され、その上に、チャンネル領域１１４と対向する
ようにゲート電極７が形成されている。このゲート電極
１１７を覆って基板１１０のほぼ全面に層間絶縁膜１１
８が形成され、その上にソース電極１１９およびドレイ
ン電極１２０がそれぞれ形成されて、ゲート絶縁膜１１
６および層間絶縁膜１１８に形成されたコンタクトホー
ル１２１をそれぞれ介してソース領域１１１およびドレ
イン領域１１２とそれぞれ電気的に接続されている。こ
のようにしてＬＤＤ構造のＴＦＴが構成される。
の技術として、図１０に示すようなライトドープドレイ
ン（以下ＬＤＤという）構造が知られている。このＴＦ
Ｔは、基板１１０上に、両端部のソース領域１１１およ
びドレイン領域１１２と、さらに内側に設けられたＬＤ
Ｄ領域１１３，１１３と、これらＬＤＤ領域１１３，１
１３の間のチャネル領域１１４とを有する半導体層１１
５が形成されている。その上に基板１１０および半導体
層１１５のほぼ全面を覆うようにゲート絶縁膜１１６が
形成され、その上に、チャンネル領域１１４と対向する
ようにゲート電極７が形成されている。このゲート電極
１１７を覆って基板１１０のほぼ全面に層間絶縁膜１１
８が形成され、その上にソース電極１１９およびドレイ
ン電極１２０がそれぞれ形成されて、ゲート絶縁膜１１
６および層間絶縁膜１１８に形成されたコンタクトホー
ル１２１をそれぞれ介してソース領域１１１およびドレ
イン領域１１２とそれぞれ電気的に接続されている。こ
のようにしてＬＤＤ構造のＴＦＴが構成される。
【００１０】しかし、従来より知られている製造方法で
は、ＬＤＤ領域１１３を形成するためにマスク形成工程
などの製造工程が増加し、歩留りが低下するという問題
があった。
は、ＬＤＤ領域１１３を形成するためにマスク形成工程
などの製造工程が増加し、歩留りが低下するという問題
があった。
【００１１】一方、特開平５−２１８０１号公報や特開
平５−２１４６０号公報には、ソース領域やドレイン領
域に高抵抗なオフセット領域を形成する方法が開示され
ている。また、特公平２−６１０３２号公報には、表示
部と駆動回路部とで移動度が異なるＴＦＴを形成し、高
移動度が要求される駆動回路部のみに高移動度のＴＦＴ
を形成する方法が開示されている。しかし、特開平５−
２１８０１号公報や特開平５−２１４６０号公報に開示
されている方法では、高抵抗なオフセット領域を形成す
るために、また、特公平２−６１０３２号公報に開示さ
れている方法では、高移動度が要求される部分と要求さ
れない部分とを分離して半導体層を形成するために、い
ずれの方法も製造工程が増加して歩留りが低下するとい
う問題があった。
平５−２１４６０号公報には、ソース領域やドレイン領
域に高抵抗なオフセット領域を形成する方法が開示され
ている。また、特公平２−６１０３２号公報には、表示
部と駆動回路部とで移動度が異なるＴＦＴを形成し、高
移動度が要求される駆動回路部のみに高移動度のＴＦＴ
を形成する方法が開示されている。しかし、特開平５−
２１８０１号公報や特開平５−２１４６０号公報に開示
されている方法では、高抵抗なオフセット領域を形成す
るために、また、特公平２−６１０３２号公報に開示さ
れている方法では、高移動度が要求される部分と要求さ
れない部分とを分離して半導体層を形成するために、い
ずれの方法も製造工程が増加して歩留りが低下するとい
う問題があった。
【００１２】本発明は、上記従来の問題を解決するもの
で、高移動度の電界効果型トランジスタと良好なＯＦＦ
特性を有する電界効果型トランジスタとを製造工程の増
加や歩留りの低下を来すことなく得ることができるアク
ティブマトリクス基板およびその製造方法を提供するこ
とを目的とする。
で、高移動度の電界効果型トランジスタと良好なＯＦＦ
特性を有する電界効果型トランジスタとを製造工程の増
加や歩留りの低下を来すことなく得ることができるアク
ティブマトリクス基板およびその製造方法を提供するこ
とを目的とする。
【００１３】
【課題を解決するための手段】本発明のアクティブマト
リクス基板は、表示部にマトリクス状に表示用の画素電
極が配設され、各画素電極へのデータ信号入力を制御す
る画素スイッチング素子が各画素電極に接続して設けら
れ、各画素スイッチング素子をオンオフ制御する走査信
号用駆動回路部と、各画素スイッチング素子を介して画
素電極へデータ信号を出力するデータ信号用駆動回路部
とが設けられたアクティブマトリクス基板において、該
走査信号用駆動回路およびデータ信号用駆動回路のスイ
ッチング素子と該画素スイッチング素子が、ソース領域
およびドレイン領域にリンが不純物添加された第１のト
ランジスタと、ソース領域およびドレイン領域にボロン
が不純物添加された第２のトランジスタと、リンまたは
ボロンが添加されたソース領域およびドレイン領域のう
ち少なくとも一方のチャネル領域側に隣接してリンおよ
びボロンが添加された領域が設けられた第３のトランジ
スタとを有するものであり、そのことにより上記目的が
達成される。また、このリンおよびボロンが添加された
領域が、チャネル領域と、該ソース領域およびドレイン
領域のうちいずれか一方との間にのみ形成されていても
よい。
リクス基板は、表示部にマトリクス状に表示用の画素電
極が配設され、各画素電極へのデータ信号入力を制御す
る画素スイッチング素子が各画素電極に接続して設けら
れ、各画素スイッチング素子をオンオフ制御する走査信
号用駆動回路部と、各画素スイッチング素子を介して画
素電極へデータ信号を出力するデータ信号用駆動回路部
とが設けられたアクティブマトリクス基板において、該
走査信号用駆動回路およびデータ信号用駆動回路のスイ
ッチング素子と該画素スイッチング素子が、ソース領域
およびドレイン領域にリンが不純物添加された第１のト
ランジスタと、ソース領域およびドレイン領域にボロン
が不純物添加された第２のトランジスタと、リンまたは
ボロンが添加されたソース領域およびドレイン領域のう
ち少なくとも一方のチャネル領域側に隣接してリンおよ
びボロンが添加された領域が設けられた第３のトランジ
スタとを有するものであり、そのことにより上記目的が
達成される。また、このリンおよびボロンが添加された
領域が、チャネル領域と、該ソース領域およびドレイン
領域のうちいずれか一方との間にのみ形成されていても
よい。
【００１４】また、本発明のアクティブマトリクス基板
において、ソース領域およびドレイン領域にリンまたは
ボロンが添加され、チャネル領域側の該ソース領域およ
びドレイン領域の少なくとも一方に隣接してリンおよび
ボロンが添加された領域が形成された第３のトランジス
タは、Ｎ型電界効果型トランジスタであってもよく、Ｐ
型電界効果型トランジスタであってもよい。
において、ソース領域およびドレイン領域にリンまたは
ボロンが添加され、チャネル領域側の該ソース領域およ
びドレイン領域の少なくとも一方に隣接してリンおよび
ボロンが添加された領域が形成された第３のトランジス
タは、Ｎ型電界効果型トランジスタであってもよく、Ｐ
型電界効果型トランジスタであってもよい。
【００１５】さらに、本発明のアクティブマトリクス基
板において、トランジスタの半導体層は、移動度μ≧５
ｃｍ2／Ｖ・ｓの多結晶シリコン、単結晶シリコン、サ
ファイアおよびダイヤモンドのうちいずれかからなる基
板または薄膜から構成されているのが望ましい。
板において、トランジスタの半導体層は、移動度μ≧５
ｃｍ2／Ｖ・ｓの多結晶シリコン、単結晶シリコン、サ
ファイアおよびダイヤモンドのうちいずれかからなる基
板または薄膜から構成されているのが望ましい。
【００１６】また、本発明のアクティブマトリクス基板
の製造方法は、請求項１記載のアクティブマトリクス基
板の製造方法において、前記リンが添加されるソース領
域およびドレイン領域と、前記リンおよびボロンが添加
される領域とにリンを含むイオン化された不純物を注入
する工程と、前記ボロンが添加されるソース領域および
ドレイン領域と、該リンおよびボロンが添加される領域
とにボロンを含むイオン化された不純物を注入する工程
とを含み、そのことにより上記目的が達成される。
の製造方法は、請求項１記載のアクティブマトリクス基
板の製造方法において、前記リンが添加されるソース領
域およびドレイン領域と、前記リンおよびボロンが添加
される領域とにリンを含むイオン化された不純物を注入
する工程と、前記ボロンが添加されるソース領域および
ドレイン領域と、該リンおよびボロンが添加される領域
とにボロンを含むイオン化された不純物を注入する工程
とを含み、そのことにより上記目的が達成される。
【００１７】
【作用】本発明においては、走査信号用駆動回路および
データ信号用駆動回路のスイッチング素子と画素スイチ
ング素子が、ソース領域およびドレイン領域にリンが添
加された電界効果型トランジスタと、ソース領域および
ドレイン領域にボロンが添加された電界効果型トランジ
スタと、ソース領域およびドレイン領域にリンまたはボ
ロンが添加され、そのソース領域およびドレイン領域の
少なくとも一方に隣接してリンおよびボロンが添加され
た領域が形成された電界効果型トランジスタとから構成
されている。
データ信号用駆動回路のスイッチング素子と画素スイチ
ング素子が、ソース領域およびドレイン領域にリンが添
加された電界効果型トランジスタと、ソース領域および
ドレイン領域にボロンが添加された電界効果型トランジ
スタと、ソース領域およびドレイン領域にリンまたはボ
ロンが添加され、そのソース領域およびドレイン領域の
少なくとも一方に隣接してリンおよびボロンが添加され
た領域が形成された電界効果型トランジスタとから構成
されている。
【００１８】このソース領域およびドレイン領域の少な
くとも一方に隣接してリンおよびボロンが添加された領
域は、そのリンの添加量とボロンの添加量とによって、
高抵抗なオフセット領域またはＬＤＤ領域のいずれかと
なる。オフセット領域はリンとボロンの添加量が等しく
真性半導体となっており、ＬＤＤ領域はリンとボロンの
添加量が等しくなくドーパンドが残っている、即ち、キ
ャリアが存在している。いずれにせよ、電荷を通しにく
くしたＬＤＤ領域やオフセット領域が形成された電界効
果型トランジスタは、ＯＦＦ特性を改善することができ
る。
くとも一方に隣接してリンおよびボロンが添加された領
域は、そのリンの添加量とボロンの添加量とによって、
高抵抗なオフセット領域またはＬＤＤ領域のいずれかと
なる。オフセット領域はリンとボロンの添加量が等しく
真性半導体となっており、ＬＤＤ領域はリンとボロンの
添加量が等しくなくドーパンドが残っている、即ち、キ
ャリアが存在している。いずれにせよ、電荷を通しにく
くしたＬＤＤ領域やオフセット領域が形成された電界効
果型トランジスタは、ＯＦＦ特性を改善することができ
る。
【００１９】上記リンおよびボロンが添加された領域
は、ソース領域およびドレイン領域にリンが添加された
電界効果型トランジスタを形成するためにソース領域お
よびドレイン領域にリンを含むイオン化された不純物を
注入する工程でリンを注入し、ソース領域およびドレイ
ン領域にボロンが添加された電界効果型トランジスタを
形成するためにボロンを含むイオン化された不純物を注
入する工程でボロンを注入することにより形成すること
ができる。駆動回路部にＣＭＯＳを有するアクティブマ
トリクス基板の製造においては両方の注入工程を行うの
で、製造工程数を増加させる必要は無い。
は、ソース領域およびドレイン領域にリンが添加された
電界効果型トランジスタを形成するためにソース領域お
よびドレイン領域にリンを含むイオン化された不純物を
注入する工程でリンを注入し、ソース領域およびドレイ
ン領域にボロンが添加された電界効果型トランジスタを
形成するためにボロンを含むイオン化された不純物を注
入する工程でボロンを注入することにより形成すること
ができる。駆動回路部にＣＭＯＳを有するアクティブマ
トリクス基板の製造においては両方の注入工程を行うの
で、製造工程数を増加させる必要は無い。
【００２０】ソース領域およびドレイン領域の少なくと
も一方に隣接してリンおよびボロンが添加された領域が
形成された電界効果型トランジスタは、ソース領域およ
びドレイン領域にリンを添加したＮ型電界効果型トラン
ジスタであってもよく、ボロンを添加したＰ型電界効果
型トランジスタであってもよい。
も一方に隣接してリンおよびボロンが添加された領域が
形成された電界効果型トランジスタは、ソース領域およ
びドレイン領域にリンを添加したＮ型電界効果型トラン
ジスタであってもよく、ボロンを添加したＰ型電界効果
型トランジスタであってもよい。
【００２１】また、リンおよびボロンが添加された領域
は、ソース領域およびドレイン領域の一方のみに隣接し
て形成されていてもよい。この場合、リンおよびボロン
が添加された領域が片方であれば、それだけ領域を確保
する必要がなくなり、素子が小さくなる。
は、ソース領域およびドレイン領域の一方のみに隣接し
て形成されていてもよい。この場合、リンおよびボロン
が添加された領域が片方であれば、それだけ領域を確保
する必要がなくなり、素子が小さくなる。
【００２２】電界効果型トランジスタの半導体層を、移
動度μ≧５ｃｍ2／Ｖ・ｓの多結晶シリコン、単結晶シ
リコン、サファイアまたはダイヤモンドからなる基板ま
たは薄膜を用いて形成すると、データ出力回路などの構
成が簡単になる。
動度μ≧５ｃｍ2／Ｖ・ｓの多結晶シリコン、単結晶シ
リコン、サファイアまたはダイヤモンドからなる基板ま
たは薄膜を用いて形成すると、データ出力回路などの構
成が簡単になる。
【００２３】
【実施例】以下、本発明の実施例について説明する。な
お、以下の各実施例において、従来例と同様の機能を有
する部分については同一の番号を用いてその説明を省略
する。
お、以下の各実施例において、従来例と同様の機能を有
する部分については同一の番号を用いてその説明を省略
する。
【００２４】（実施例１）図１は本発明の実施例１であ
るドライバモノリシック型のアクティブマトリクス基板
の断面図である。図２は図１の表示部の１画素部分の拡
大平面図である。図１および図２において、アクティブ
マトリクス基板１には、表示部２が形成され、また、そ
の表示部２の周辺に駆動回路部３としてデータ出力回路
１０２および走査回路１０３が形成されている。この表
示部２には、相互に平行な複数のデータ信号線１０４
と、相互に平行な複数の走査信号線１０５とが交差して
形成されている。各交差部近傍には画素ＴＦＴ４が形成
され、ソース領域５はソース電極６によりデータ信号線
１０４と接続され、ドレイン領域７はドレイン電極８に
より画素電極１０７と接続されている。この画素ＴＦＴ
４はソース領域５およびドレイン領域７にリンが添加さ
れてＮチャンネル型ＴＦＴとなっており、両端部のソー
ス領域５およびドレイン領域７と中央部のチャネル領域
９との間にはソース領域５およびドレイン領域７に接し
て、リンとボロンとが添加されたＬＤＤ領域１０がそれ
ぞれ形成されている。
るドライバモノリシック型のアクティブマトリクス基板
の断面図である。図２は図１の表示部の１画素部分の拡
大平面図である。図１および図２において、アクティブ
マトリクス基板１には、表示部２が形成され、また、そ
の表示部２の周辺に駆動回路部３としてデータ出力回路
１０２および走査回路１０３が形成されている。この表
示部２には、相互に平行な複数のデータ信号線１０４
と、相互に平行な複数の走査信号線１０５とが交差して
形成されている。各交差部近傍には画素ＴＦＴ４が形成
され、ソース領域５はソース電極６によりデータ信号線
１０４と接続され、ドレイン領域７はドレイン電極８に
より画素電極１０７と接続されている。この画素ＴＦＴ
４はソース領域５およびドレイン領域７にリンが添加さ
れてＮチャンネル型ＴＦＴとなっており、両端部のソー
ス領域５およびドレイン領域７と中央部のチャネル領域
９との間にはソース領域５およびドレイン領域７に接し
て、リンとボロンとが添加されたＬＤＤ領域１０がそれ
ぞれ形成されている。
【００２５】また、データ信号線１０４および走査信号
線１０５にそれぞれ接続されているデータ出力回路部１
０２および走査回路部１０３の駆動回路部３は、主とし
てＮチャンネル型ＴＦＴ１０８とＰチャンネル型ＴＦＴ
１０９とを相補型に設けたＣＭＯＳから構成されてお
り、回路のスピードアップ化および低消費電力化が図ら
れている。
線１０５にそれぞれ接続されているデータ出力回路部１
０２および走査回路部１０３の駆動回路部３は、主とし
てＮチャンネル型ＴＦＴ１０８とＰチャンネル型ＴＦＴ
１０９とを相補型に設けたＣＭＯＳから構成されてお
り、回路のスピードアップ化および低消費電力化が図ら
れている。
【００２６】このアクティブマトリクス基板１は、以下
のようにして作成することができる。
のようにして作成することができる。
【００２７】まず、図３（ａ）に示すように、ガラス基
板または絶縁膜が表面に形成された絶縁性基板１１上
に、５０ｎｍの半導体層１２を形成する。この半導体層
１２としては、多結晶シリコン、単結晶シリコン、サフ
ァイア、ダイヤモンドなど、種々のものを用いることが
できるが、移動度μ≧５ｃｍ2／Ｖ・ｓの多結晶シリコ
ン、単結晶シリコン、サファイアまたはダイヤモンドか
らなる薄膜を用いるとデータ出力回路などの駆動回路部
３の構成を簡単にすることができるので好ましい。この
移動度μの下限５ｃｍ2／Ｖ・ｓは、本発明者等が回路
設計に関してシミュレーションを行った結果、定められ
たものである。このシミュレーションによれば、移動度
μをアモルファスシリコンを用いたアクティブ素子にお
ける上限値付近の値であるμ＝５ｃｍ2／Ｖ・ｓ以上に
したときに、以下のような良好な結果が得られた。アク
ティブ素子の移動度μが５ｃｍ2／Ｖ・ｓ以上である
と、画素部ＴＦＴ４や回路を構成する素子のサイズを小
さくすることができるので、歩留り低下や開口率の低下
などの問題が生じない。
板または絶縁膜が表面に形成された絶縁性基板１１上
に、５０ｎｍの半導体層１２を形成する。この半導体層
１２としては、多結晶シリコン、単結晶シリコン、サフ
ァイア、ダイヤモンドなど、種々のものを用いることが
できるが、移動度μ≧５ｃｍ2／Ｖ・ｓの多結晶シリコ
ン、単結晶シリコン、サファイアまたはダイヤモンドか
らなる薄膜を用いるとデータ出力回路などの駆動回路部
３の構成を簡単にすることができるので好ましい。この
移動度μの下限５ｃｍ2／Ｖ・ｓは、本発明者等が回路
設計に関してシミュレーションを行った結果、定められ
たものである。このシミュレーションによれば、移動度
μをアモルファスシリコンを用いたアクティブ素子にお
ける上限値付近の値であるμ＝５ｃｍ2／Ｖ・ｓ以上に
したときに、以下のような良好な結果が得られた。アク
ティブ素子の移動度μが５ｃｍ2／Ｖ・ｓ以上である
と、画素部ＴＦＴ４や回路を構成する素子のサイズを小
さくすることができるので、歩留り低下や開口率の低下
などの問題が生じない。
【００２８】次に、その上にゲート絶縁膜１３として絶
縁性基板１１および半導体層１２のほぼ全面に厚み１０
０ｎｍのＳｉＯ2膜を形成し、さらに、その上に厚み３
００ｎｍのＡｌよりなる走査信号線１０５および走査信
号線１０５から分岐されたゲート電極１４を形成する。
このゲート電極１４は半導体層１２の中央部上方にゲー
ト絶縁膜１３を介して形成されている。
縁性基板１１および半導体層１２のほぼ全面に厚み１０
０ｎｍのＳｉＯ2膜を形成し、さらに、その上に厚み３
００ｎｍのＡｌよりなる走査信号線１０５および走査信
号線１０５から分岐されたゲート電極１４を形成する。
このゲート電極１４は半導体層１２の中央部上方にゲー
ト絶縁膜１３を介して形成されている。
【００２９】さらに、図３（ｂ）に示すように、フォト
レジストを用いてリンを注入する部分を開口させたドー
ピングマスク１５を形成し、リンを含むイオン化された
不純物を加速電圧９０ｋｅＶ、ドーズ量４×１０15ｃｍ
-2で注入する。この注入工程によりＮチャンネルＴＦＴ
１０８および画素ＴＦＴ４のソース領域５およびドレイ
ン領域７にリンが注入され、ＰチャンネルＴＦＴ１０９
のソース領域５ａおよびドレイン領域７ａとなる領域に
はリンが注入されない。また、ゲート電極４の下の半導
体層２は、リンが注入されずにＴＦＴのチャネル領域９
となる。
レジストを用いてリンを注入する部分を開口させたドー
ピングマスク１５を形成し、リンを含むイオン化された
不純物を加速電圧９０ｋｅＶ、ドーズ量４×１０15ｃｍ
-2で注入する。この注入工程によりＮチャンネルＴＦＴ
１０８および画素ＴＦＴ４のソース領域５およびドレイ
ン領域７にリンが注入され、ＰチャンネルＴＦＴ１０９
のソース領域５ａおよびドレイン領域７ａとなる領域に
はリンが注入されない。また、ゲート電極４の下の半導
体層２は、リンが注入されずにＴＦＴのチャネル領域９
となる。
【００３０】次に、図３（ｃ）に示すように、フォトレ
ジストを用いてボロンを注入する部分を開口させたドー
ピングマスク１６を形成し、ボロンを含むイオン化され
た不純物を加速電圧６５ｋｅＶ、ドーズ量６５×１０15
ｃｍ-2で注入する。この注入工程によりＰチャンネルＴ
ＦＴ１０９および画素ＴＦＴ４のＬＤＤ領域１０にボロ
ンが注入され、ＮチャネルＴＦＴ１０８および画素ＴＦ
Ｔ４のソース領域５およびドレイン領域７にはボロンが
注入されない。また、ゲート電極４の下の半導体層２
は、ボロンが注入されずにＴＦＴのチャネル領域９とな
る。
ジストを用いてボロンを注入する部分を開口させたドー
ピングマスク１６を形成し、ボロンを含むイオン化され
た不純物を加速電圧６５ｋｅＶ、ドーズ量６５×１０15
ｃｍ-2で注入する。この注入工程によりＰチャンネルＴ
ＦＴ１０９および画素ＴＦＴ４のＬＤＤ領域１０にボロ
ンが注入され、ＮチャネルＴＦＴ１０８および画素ＴＦ
Ｔ４のソース領域５およびドレイン領域７にはボロンが
注入されない。また、ゲート電極４の下の半導体層２
は、ボロンが注入されずにＴＦＴのチャネル領域９とな
る。
【００３１】その後、図３（ｄ）に示すように、厚み４
００ｎｍのＳｉＮxにより層間絶縁膜１７を形成し、ゲ
ート絶縁膜１３および層間絶縁膜１７の所定部分を除去
してソース領域５，５ａおよびドレイン領域７，７ａに
達するようにコンタクトホール１８を形成する。その上
に、厚み５００ｎｍによりソース電極６およびドレイン
電極８を形成する。さらに、表示部２には、厚み１００
ｎｍのＩＴＯからなる画素電極１０７をドレイン電極８
に接続して形成する。
００ｎｍのＳｉＮxにより層間絶縁膜１７を形成し、ゲ
ート絶縁膜１３および層間絶縁膜１７の所定部分を除去
してソース領域５，５ａおよびドレイン領域７，７ａに
達するようにコンタクトホール１８を形成する。その上
に、厚み５００ｎｍによりソース電極６およびドレイン
電極８を形成する。さらに、表示部２には、厚み１００
ｎｍのＩＴＯからなる画素電極１０７をドレイン電極８
に接続して形成する。
【００３２】このようにして得られたアクティブマトリ
クス基板１においては、画素ＴＦＴ４のソース領域５お
よびドレイン領域７に接してＬＤＤ領域１０が形成され
ているので、駆動回路部３のＴＦＴ１０８，１０９を高
移動度化しても画素ＴＦＴ４のオフ特性を良好なものに
することができた。また、このＬＤＤ領域１０の形成
は、駆動回路部３のＣＭＯＳ形成のための２回の注入工
程により行うことができるので、製造工程を増加させず
にアクティブマトリクス基板１を作成することができ
た。
クス基板１においては、画素ＴＦＴ４のソース領域５お
よびドレイン領域７に接してＬＤＤ領域１０が形成され
ているので、駆動回路部３のＴＦＴ１０８，１０９を高
移動度化しても画素ＴＦＴ４のオフ特性を良好なものに
することができた。また、このＬＤＤ領域１０の形成
は、駆動回路部３のＣＭＯＳ形成のための２回の注入工
程により行うことができるので、製造工程を増加させず
にアクティブマトリクス基板１を作成することができ
た。
【００３３】（実施例２）この実施例２では、図４
（ｆ）に示すように、画素ＴＦＴ４ａのソース領域５の
みに接するようにＬＤＤ領域１０を形成した。このアク
ティブマトリクス基板１ａは、ボロンを含むイオン化さ
れた不純物の注入工程以外は実施例１のアクティブマト
リクス基板１と同様にして作成することができる。この
場合、リンおよびボロンが添加されたＬＤＤ領域１０が
片側であるので、それだけ領域を確保する必要がなくな
り、素子が小さくなる。
（ｆ）に示すように、画素ＴＦＴ４ａのソース領域５の
みに接するようにＬＤＤ領域１０を形成した。このアク
ティブマトリクス基板１ａは、ボロンを含むイオン化さ
れた不純物の注入工程以外は実施例１のアクティブマト
リクス基板１と同様にして作成することができる。この
場合、リンおよびボロンが添加されたＬＤＤ領域１０が
片側であるので、それだけ領域を確保する必要がなくな
り、素子が小さくなる。
【００３４】まず、実施例１と同様にして半導体層１
２、ゲート絶縁膜１３およびゲート電極１４を形成し、
図４（ｂ）に示すようにリンを含むイオン化された不純
物を注入する。
２、ゲート絶縁膜１３およびゲート電極１４を形成し、
図４（ｂ）に示すようにリンを含むイオン化された不純
物を注入する。
【００３５】次に、図４（ｅ）に示すように、フォトレ
ジストを用いてボロンを注入する部分を開口させたドー
ピングマスク１６ａを形成し、ボロンを含むイオン化さ
れた不純物を加速電圧６５ｋｅＶ、ドーズ量６５×１０
15ｃｍ-2で注入する。この注入工程によりＰチャンネル
ＴＦＴ１０９のソース領域５ａおよびドレイン領域７
ａ、および画素ＴＦＴ４ａのソース領域５側のＬＤＤ領
域１０にボロンが注入され、ＮチャンネルＴＦＴ１０８
および画素ＴＦＴ４ａのソース領域５およびドレイン領
域７にはボロンが注入されない。また、ゲート電極１４
の下の半導体層１２は、リンやボロンが注入されずにＴ
ＦＴのチャネル領域９となっている。
ジストを用いてボロンを注入する部分を開口させたドー
ピングマスク１６ａを形成し、ボロンを含むイオン化さ
れた不純物を加速電圧６５ｋｅＶ、ドーズ量６５×１０
15ｃｍ-2で注入する。この注入工程によりＰチャンネル
ＴＦＴ１０９のソース領域５ａおよびドレイン領域７
ａ、および画素ＴＦＴ４ａのソース領域５側のＬＤＤ領
域１０にボロンが注入され、ＮチャンネルＴＦＴ１０８
および画素ＴＦＴ４ａのソース領域５およびドレイン領
域７にはボロンが注入されない。また、ゲート電極１４
の下の半導体層１２は、リンやボロンが注入されずにＴ
ＦＴのチャネル領域９となっている。
【００３６】その後、図４（ｆ）に示すように、厚み４
００ｎｍのＳｉＮxにより層間絶縁膜１７を形成し、ゲ
ート絶縁膜１３および層間絶縁膜１７の所定部分を除去
してソース領域５，５ａおよびドレイン領域７，７ａに
達するようにコンタクトホール１８を形成する。その上
に、厚み５００ｎｍによりソース電極６、ドレイン電極
８を形成する。さらに、表示部２には、厚み１００ｎｍ
のＩＴＯからなる画素電極１０７を形成する。
００ｎｍのＳｉＮxにより層間絶縁膜１７を形成し、ゲ
ート絶縁膜１３および層間絶縁膜１７の所定部分を除去
してソース領域５，５ａおよびドレイン領域７，７ａに
達するようにコンタクトホール１８を形成する。その上
に、厚み５００ｎｍによりソース電極６、ドレイン電極
８を形成する。さらに、表示部２には、厚み１００ｎｍ
のＩＴＯからなる画素電極１０７を形成する。
【００３７】このようにして得られたアクティブマトリ
クス基板１ａにおいては、画素ＴＦＴ４ａのソース領域
５のみに接したＬＤＤ領域１０が形成されているので、
駆動回路部のＴＦＴ１０８，１０９を高移動度化しても
画素ＴＦＴ４ａのオフ特性を良好なものにすることがで
きた。また、ＬＤＤ領域１０の形成は、駆動回路部３の
ＣＭＯＳ形成のための２回の注入工程により行うことが
できるので、製造工程を増加させずにアクティブマトリ
クス基板１ａを作成することができた。
クス基板１ａにおいては、画素ＴＦＴ４ａのソース領域
５のみに接したＬＤＤ領域１０が形成されているので、
駆動回路部のＴＦＴ１０８，１０９を高移動度化しても
画素ＴＦＴ４ａのオフ特性を良好なものにすることがで
きた。また、ＬＤＤ領域１０の形成は、駆動回路部３の
ＣＭＯＳ形成のための２回の注入工程により行うことが
できるので、製造工程を増加させずにアクティブマトリ
クス基板１ａを作成することができた。
【００３８】なお、以上のように本発明の各実施例１，
２について説明したが、本発明はこれに限らず種々の変
更が可能である。
２について説明したが、本発明はこれに限らず種々の変
更が可能である。
【００３９】実施例１においては、画素ＴＦＴ４のソー
ス領域５およびドレイン領域７に接してリンおよびボロ
ンが添加されたＬＤＤ領域１０、または、実施例２にお
いては、画素ＴＦＴ４ａのソース領域５のみに接してリ
ンおよびボロンが添加されたＬＤＤ領域１０を形成した
が、注入条件を調整することにより高抵抗なオフセット
領域を形成してもよい。
ス領域５およびドレイン領域７に接してリンおよびボロ
ンが添加されたＬＤＤ領域１０、または、実施例２にお
いては、画素ＴＦＴ４ａのソース領域５のみに接してリ
ンおよびボロンが添加されたＬＤＤ領域１０を形成した
が、注入条件を調整することにより高抵抗なオフセット
領域を形成してもよい。
【００４０】また、上記画素ＴＦＴ４，４ａのソース領
域５およびドレイン領域７にボロンを含むイオン化され
た不純物を注入してＮチャンネル型ＴＦＴを形成した
が、リンを含むイオン化された不純物を注入してＰチャ
ンネル型ＴＦＴを形成してもよい。
域５およびドレイン領域７にボロンを含むイオン化され
た不純物を注入してＮチャンネル型ＴＦＴを形成した
が、リンを含むイオン化された不純物を注入してＰチャ
ンネル型ＴＦＴを形成してもよい。
【００４１】さらに、ＬＤＤ領域１０を有するＴＦＴは
本実施例１，２では画素ＴＦＴ４，４ａに設けたが、Ｌ
ＤＤ領域１０または高抵抗領域を有するＴＦＴは、デー
タ出力回路部１０２および走査回路部１０３などの周辺
回路の構成素子として形成してもよい。
本実施例１，２では画素ＴＦＴ４，４ａに設けたが、Ｌ
ＤＤ領域１０または高抵抗領域を有するＴＦＴは、デー
タ出力回路部１０２および走査回路部１０３などの周辺
回路の構成素子として形成してもよい。
【００４２】さらに、本実施例１，２では、ゲート絶縁
膜１３をＳｉＯ2膜で形成し、層間絶縁膜１７をＳｉＮx
で形成したが、ゲート絶縁膜１３および層間絶縁膜１７
をＳｉＮxで形成してもよく、また、ＳｉＯ2／ＳｉＮx
の多層構造膜としてもよい。また、ゲート電極１４、ソ
ース電極６およびドレイン電極８はＡｌ−Ｓｉなどの合
金を用いてもよく、Ｔｉ、Ｔａ、Ｃｒ、Ｃｕなどの金属
を用いてもよい。さらに、画素電極１０７はＺｎＯ2な
どの透明導電膜を用いてもよい。
膜１３をＳｉＯ2膜で形成し、層間絶縁膜１７をＳｉＮx
で形成したが、ゲート絶縁膜１３および層間絶縁膜１７
をＳｉＮxで形成してもよく、また、ＳｉＯ2／ＳｉＮx
の多層構造膜としてもよい。また、ゲート電極１４、ソ
ース電極６およびドレイン電極８はＡｌ−Ｓｉなどの合
金を用いてもよく、Ｔｉ、Ｔａ、Ｃｒ、Ｃｕなどの金属
を用いてもよい。さらに、画素電極１０７はＺｎＯ2な
どの透明導電膜を用いてもよい。
【００４３】さらに、不純物注入工程に用いられるドー
ピングマスク１５，１６，１６ａはＳｉＯ2などの絶縁
膜で形成してもよく、加速電圧、ドーズ量などの注入条
件を変更してもよい。また、注入後、不純物の活性化な
どの工程を追加してもよい。さらに、リンを含むイオン
化された不純物とボロンを含むイオン化された不純物の
注入工程は順番を入れ換えて行ってもよい。
ピングマスク１５，１６，１６ａはＳｉＯ2などの絶縁
膜で形成してもよく、加速電圧、ドーズ量などの注入条
件を変更してもよい。また、注入後、不純物の活性化な
どの工程を追加してもよい。さらに、リンを含むイオン
化された不純物とボロンを含むイオン化された不純物の
注入工程は順番を入れ換えて行ってもよい。
【００４４】さらに、表示部２に、必要に応じて負荷容
量や抵抗などの他の構成要素を設けてもよく、駆動回路
部３にも他の容量や抵抗などの電気回路を形成してもよ
い。さらに、表示部２および駆動回路部３に形成された
電界効果型トランジスタ１０８，１０９，４，４ａは、
移動度μ≧５ｃｍ2／Ｖ・ｓの多結晶シリコン、単結晶
シリコン、サファイアまたはダイヤモンドからなる基板
を用いた電界効果型トランジスタに適用することも可能
である。
量や抵抗などの他の構成要素を設けてもよく、駆動回路
部３にも他の容量や抵抗などの電気回路を形成してもよ
い。さらに、表示部２および駆動回路部３に形成された
電界効果型トランジスタ１０８，１０９，４，４ａは、
移動度μ≧５ｃｍ2／Ｖ・ｓの多結晶シリコン、単結晶
シリコン、サファイアまたはダイヤモンドからなる基板
を用いた電界効果型トランジスタに適用することも可能
である。
【００４５】
【発明の効果】以上のように本発明によれば、高移動度
が必要とされる基板部分に高移動度の電界効果型トラン
ジスタを形成すると共に、同一基板内の低オフ電流が必
要とされる部分にオフ特性が良好な電界効果型トランジ
スタを形成することができ、かつ、ＬＤＤ領域やオフセ
ット領域を、製造工程を増加させることなく形成でき
て、アクティブマトリクス基板を歩留りよく製造するこ
とができる。
が必要とされる基板部分に高移動度の電界効果型トラン
ジスタを形成すると共に、同一基板内の低オフ電流が必
要とされる部分にオフ特性が良好な電界効果型トランジ
スタを形成することができ、かつ、ＬＤＤ領域やオフセ
ット領域を、製造工程を増加させることなく形成でき
て、アクティブマトリクス基板を歩留りよく製造するこ
とができる。
【図１】本発明の実施例１であるドライバモノリシック
型のアクティブマトリクス基板の断面図である。
型のアクティブマトリクス基板の断面図である。
【図２】図１の表示部２の１画素部分を示す拡大平面図
である。
である。
【図３】（ａ）〜（ｄ）は本発明の実施例１のアクティ
ブマトリクス基板の製造工程を示す断面図である。
ブマトリクス基板の製造工程を示す断面図である。
【図４】（ｅ）〜（ｆ）は本発明の実施例２のアクティ
ブマトリクス基板の製造方法を示す断面図である。
ブマトリクス基板の製造方法を示す断面図である。
【図５】従来のアクティブマトリクス基板を示す平面図
である。
である。
【図６】図５の表示部１０１の１画素部分を示す拡大平
面図である。
面図である。
【図７】図５のデータ出力回路部１０２および走査回路
部１０３に用いられている相補回路の部分拡大平面図で
ある。
部１０３に用いられている相補回路の部分拡大平面図で
ある。
【図８】図６の電気的等価回路図である。
【図９】図７の電気的等価回路図である。
【図１０】従来のＬＤＤ構造のＴＦＴを示す断面図であ
る。
る。
２ 表示部 ３ 駆動回路部 ４，４ａ 画素ＴＦＴ ５，５ａ ソース領域 ６ ソース電極 ７，７ａ ドレイン領域 ８ ドレイン電極 ９ チャネル領域 １０ ＬＤＤ領域 １１ 絶縁性基板 １２ 半導体層 １３ ゲート絶縁膜 １４ ゲート電極 １５，１６，１６ａ ドーピングマスク １７ 層間絶縁膜 １８ コンタクトホール １０２ データ出力回路 １０３ 走査回路 １０４ データ信号線 １０５ 走査信号線 １０７ 画素電極 １０８ Ｎチャンネル型ＴＦＴ １０９ Ｐチャンネル型ＴＦＴ
Claims (4)
- 【請求項１】 表示部にマトリクス状に表示用の画素電
極が配設され、各画素電極へのデータ信号入力を制御す
る画素スイッチング素子が各画素電極に接続して設けら
れ、各画素スイッチング素子をオンオフ制御する走査信
号用駆動回路部と、各画素スイッチング素子を介して画
素電極へデータ信号を出力するデータ信号用駆動回路部
とが設けられたアクティブマトリクス基板において、 該走査信号用駆動回路およびデータ信号用駆動回路のス
イッチング素子と該画素スイッチング素子が、ソース領
域およびドレイン領域にリンが不純物添加された第１の
トランジスタと、ソース領域およびドレイン領域にボロ
ンが不純物添加された第２のトランジスタと、リンまた
はボロンが添加されたソース領域およびドレイン領域の
うち少なくとも一方のチャネル領域側に隣接してリンお
よびボロンが添加された領域が設けられた第３のトラン
ジスタとを有するアクティブマトリクス基板。 - 【請求項２】 前記第３のトランジスタがＮ型電界効果
型トランジスタまたはＰ型電界効果型トランジスタであ
る請求項１記載のアクティブマトリクス基板。 - 【請求項３】 前記トランジスタの半導体層が、移動度
μ≧５ｃｍ2／Ｖ・ｓの多結晶シリコン、単結晶シリコ
ン、サファイアおよびダイヤモンドのうちいずれかから
なる基板または薄膜で構成されている請求項１または２
記載のアクティブマトリクス基板。 - 【請求項４】 請求項１記載のアクティブマトリクス基
板の製造方法において、 前記リンが添加されるソース領域およびドレイン領域
と、前記リンおよびボロンが添加される領域とにリンを
含むイオン化された不純物を注入する工程と、 前記ボロンが添加されるソース領域およびドレイン領域
と、該リンおよびボロンが添加される領域とにボロンを
含むイオン化された不純物を注入する工程とを含むアク
ティブマトリクス基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20060294A JPH0864830A (ja) | 1994-08-25 | 1994-08-25 | アクティブマトリクス基板およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20060294A JPH0864830A (ja) | 1994-08-25 | 1994-08-25 | アクティブマトリクス基板およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0864830A true JPH0864830A (ja) | 1996-03-08 |
Family
ID=16427097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20060294A Withdrawn JPH0864830A (ja) | 1994-08-25 | 1994-08-25 | アクティブマトリクス基板およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0864830A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001077374A (ja) * | 1999-07-06 | 2001-03-23 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2001196594A (ja) * | 1999-08-31 | 2001-07-19 | Fujitsu Ltd | 薄膜トランジスタ、液晶表示用基板及びその製造方法 |
| JP2005328088A (ja) * | 1999-07-06 | 2005-11-24 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2008135604A (ja) * | 2006-11-29 | 2008-06-12 | Seiko Epson Corp | 半導体装置、半導体装置の製造方法、および電気光学装置 |
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| JP2011109135A (ja) * | 2011-02-21 | 2011-06-02 | Mitsubishi Electric Corp | 半導体装置 |
-
1994
- 1994-08-25 JP JP20060294A patent/JPH0864830A/ja not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
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