JPH0580148B2 - - Google Patents

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JPH0580148B2
JPH0580148B2 JP1268544A JP26854489A JPH0580148B2 JP H0580148 B2 JPH0580148 B2 JP H0580148B2 JP 1268544 A JP1268544 A JP 1268544A JP 26854489 A JP26854489 A JP 26854489A JP H0580148 B2 JPH0580148 B2 JP H0580148B2
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etching
insulating layer
semiconductor substrate
trench
corners
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Yutaka Etsuno
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は集積回路における個々の素子間を絶
縁分離する半導体装置の製造方法に関する。
（従来の技術） 集積回路における個々の素子間を絶縁分離する
ものにはLOCOS法で行われるフイールド酸化膜
が知られているが、このほかに台基板と台基板上
の絶縁層を介して接着された半導体基板上に前記
絶縁層に達する溝（トレンチ）が設けられ、この
溝内壁が酸化された〓間の溝に誘電体を埋め込
む、特公昭59−181814号公報もしくは特開昭61−
59852号公報に記載されているような酸化膜接着
ウエハとトレンチを組み合わせた完全誘電体分離
構造が用いられることがある。
このような素子分離技術にはトレンチのコーナ
ー丸めの技術が不可欠である。というのは、トレ
ンチのコーナーに丸みがないと、製造工程途中で
台基板上の絶縁層と半導体基板、例えばSiO2と
Siとの膨脹係数の違いにより、酸化成長工程でト
レンチのコーナーに応力集中が起こる。その結
果、応力に比例してシリコン結晶の転位密度が高
くなり、このトレンチのコーナーに結晶欠陥が発
生する恐れがあるからである。
ここで、トレンチのコーナー丸めに関する従来
例として、1988年10月の応用物理学会で発表され
たPOST（Perfect Oxidation Shallow Trench）
のコーナー丸め方法を第４図ａないしｄに示す断
面図を参照して説明する。
まず、第４図ａに示すように、シリコン半導体
基板１１上に酸化膜１２、窒化膜１３、酸化膜１
４を順次形成した後、所定形状にパターニング
し、これをマスクとしてRIE（Reactive Ion
Etching）等により基板１１にトレンチ１５を形
成する。
次に、第４図ｂに示すように、希HF溶液によ
り、マスクとして用いた酸化膜１２及び１４を数
100Åエツチングし、トレンチ１５におけるシリ
コン半導体基板１１のコーナー１６を露出させ
る。
次に、第４図ｃに示すように、酸化膜１２をマ
スクにしてCDE（Chemical Dry Etching）法、
例えばCF4＋O2雰囲気中のプラズマエツチングに
より、基板１１のコーナー１６を除去する。
次に、第４図ｄに示すように、前記酸化膜１
２、窒化膜１３、酸化膜１４を除去し、トレンチ
１５の側壁を含む全面を酸化して酸化膜１７を形
成し、コーナー１６を丸める。
このようなコーナー丸めの方法において、コー
ナーの丸め状態を制御する主要なパラメータが前
記第４図ｂの工程の希HFによるマスク材、すな
わち酸化膜１２（SiO2）の後退量と、その後の
前記第４図ｃの工程のCDEによるコーナー１６
（Si）のエツチング量である。この場合、マスク
材の後退が500Å程度、CDEのエツチングが1000
Å程度の条件でコーナー丸めが行われている。
ところで、上記完全誘電体分離構造には台基板
上の絶縁層を介して積層された半導体基板上に前
記絶縁層に達するトレンチが設けられており、こ
のトレンチの内壁を酸化する場合、絶縁層つまり
酸化膜と密着される半導体基板のコーナー部分が
上部と底部に存在する。このため、上部コーナー
と底部コーナーに、前記丸め状態を制御するパラ
メータが大きく依存してくる。
しかし、上述の方法により、マスク材の後退が
500Å程度、CDEのエツチングが1000Å程度の条
件を用いて所望の完全誘電体分離構造を構成しよ
うとしても、上部コーナーはともかく底部コーナ
ーに対しては丸みをつけにくい。この結果、トレ
ンチの底部コーナーに応力集中が起こり、シリコ
ン結晶の転位密度が高くなることにより、このト
レンチの底部コーナーに結晶欠陥が発生する。
（発明が解決しようとする課題） このように従来のトレンチの丸め箇所が上部コ
ーナーのみであつた製造方法を、トレンチの丸め
箇所が上部コーナーと底部コーナーに存在する素
子分離に応用しようとすると、特に底部コーナー
が丸め難く、基板に結晶欠陥が発生しやすいとい
う欠点があつた。
この発明は上記のような事情を考慮してなされ
たものであり、その目的は、コーナーにおける結
晶欠陥の発生を抑制し、信頼性の高い半導体装置
の製造方法を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明の半導体装置の製造方法は第１の半導
体基板の表面上に第１の絶縁層を介して第２の半
導体基板を接着する工程と、前記第２の半導体基
板の表面上に第２の絶縁層を形成する工程と、前
記第２の絶縁層をパターニングして開口部を有す
るマスクを形成する工程と、前記マスクを用いて
前記第２の半導体基板をエツチングし、前記第１
の絶縁層に達する溝部を形成する工程と、前記第
２の絶縁層からなるマスクをエツチングして前記
開口部の形状を大きくすると共に前記溝部から露
出している前記第１の絶縁層を同時にエツチング
し、前記溝部に接する前記第２の半導体基板の上
部及び底部の角部を露出させる工程と、等方性エ
ツチング技術により前記第２の半導体基板の上部
及び底部の角部をエツチングして弧状の窪みを両
角部に形成する工程と、熱酸化法により、前記溝
部から露出している前記第２の半導体基板表面を
酸化して溝部の内壁部に前記第１の絶縁層と接す
る第３の絶縁層を形成し、前記第２の半導体基板
を前記溝部によつて絶縁分離する工程とから構成
され、前記第２の絶縁層からなるマスクをエツチ
ングして前記開口部の形状を大きくする際のエツ
チング量および前記第２の半導体基板の上部及び
底部の角部をエツチングする際のエツチング量を
所定のエツチング量に定める。
（作用） この発明ではコーナー丸めを制御する主要なパ
ラメータに着目し、そのパラメータをある範囲に
決定することにより上部コーナー、底部コーナー
共に適度な丸みをつけ、その部分に結晶欠陥が発
生するのを防ぐ。
（実施例） 以下、図面を参照してこの発明を実施例により
説明する。
第１図ａないしｆはこの発明に係る半導体装置
の製造方法を工程順に示した断面図である。まず
第１図ａに示すように、シリコン台基板１上に熱
酸化法等により絶縁膜２を1.5μｍ程度形成し、さ
らにその上に20μｍ程度のシリコン基板３を接着
する。その後、シリコン基板３上に熱酸化法等に
より形成した酸化膜４を所定形状にパターニング
し、これをマスクとしてRIE（Reactive Ion
Etching）技術により幅2μｍ程度、深さ20μｍ程
度のトレンチ５を基板３を介して絶縁膜２に達す
るように形成する。
次に、第１図ｂに示すように、希HF溶液に浸
し、マスクとして用いた酸化膜４をエツチング後
退させる。すると、シリコン酸化膜である絶縁膜
２も同様にエツチングされ、シリコン基板３の上
部及び底部コーナー６，７が露出する。
次に、第１図ｃに示すように、CDE（Chemical
Dry Etching）技術によりシリコンを等方的にエ
ツチングしてシリコン基板３の露出しているコー
ナー６，７を除去する。
次に、第１図ｄに示すように、1050℃の酸化雰
囲気中で150分間熱酸化処理し、トレンチ５の側
壁に8000Å程度の側酸化膜８を形成する。これに
よりコーナー６及び７が丸められる。
次に、第１図ｅに示すように、減圧CVD法に
より、多結晶シリコン層９を1.8μｍ程度堆積する
ことにより、トレンチ５の内部が多結晶シリコン
層９で埋め込まれる。次に、第１図ｆに示すよう
に、トレンチ５内部の多結晶シリコン層９を残す
ようにCDE技術を用いて表面上をエツチバツク
する。その後、1050℃の酸化雰囲気中で150分間
熱酸化処理し、多結晶シリコン層９の上部に酸化
膜１０を堆積させる。これにより、絶縁分離され
たそれぞれの素子領域１１が形成される。
上記実施例方法によれば、上述したコーナー丸
め状態を制御する主要なパラメータ、すなわち、
ここでは第１図ｂの工程の希HFによつて酸化膜
４を後退させるときのマスク後退量、及び、第１
図ｃの工程のCDEによるコーナー６，７の丸め
量にこの発明の半導体装置の信頼性が大きく依存
している。つまり、第２図のマスク後退量−丸め
量関係図で示すように側酸化膜を上記実施例と同
様に8000Å形成するものとして、マスク後退量を
Ｘ、丸め量をＹとするならば、大略Ｘ＞3000Åか
つＹ≧2000Åの領域で欠陥が発生しないことが判
断できる。それ以外の領域では第３図で示すよう
に、上記第１図ｄの工程と同様にしてトレンチ５
の側壁に8000Å程度の側酸化膜８を形成すると、
底部のコーナー７が丸められず、そこに結晶欠陥
部１２ができることが多い。この結果、半導体装
置の信頼性の低下につながる。
従つて、トレンチのコーナーを丸めるには上記
マスク後退量及び丸め量が主要なパラメータとな
り、上述した条件を無視することはできない。
［発明の効果］ 以上説明したようにこの発明によれば、コーナ
ーにおける結晶欠陥の発生を抑制し、信頼性の高
い半導体装置の製造方法を提供することができ
る。
【図面の簡単な説明】
第１図ａないしｆはこの発明の一実施例方法の
主要な工程を示す断面図、第２図はこの発明に係
るマスク後退量−丸め量関係曲線、第３図はトレ
ンチのコーナー丸めの不良によつて発生する結晶
欠陥を説明するための断面図、第４図ａないしｄ
はそれぞれ従来のトレンチのコナー丸め方法の主
要な工程を順次示す断面図である。 １……シリコン台基板、２……絶縁膜、３……
シリコン基板、４，１０……酸化膜、５……トレ
ンチ、６，７……コーナー、８……側酸化膜、９
……多結晶シリコン層、１１……素子領域。

Claims (1)

  1. 【特許請求の範囲】 １ 第１の半導体基板の表面上に第１の絶縁層を
    介して第２の半導体基板を接着する工程と、 前記第２の半導体基板の表面上に第２の絶縁層
    を形成する工程と、 前記第２の絶縁層をパターニングして開口部を
    有するマスクを形成する工程と、 前記マスクを用いて前記第２の半導体基板をエ
    ツチングし、前記第１の絶縁層に達する溝部を形
    成する工程と、 前記第２の絶縁層からなるマスクをエツチング
    して前記開口部の形状を大きくすると共に前記溝
    部から露出している前記第１の絶縁層を同時にエ
    ツチングし、前記溝部に接する前記第２の半導体
    基板の上部及び底部の角部を露出させる工程と、 等方性エツチング技術により前記第２の半導体
    基板の上部及び底部の角部をエツチングして弧状
    の窪みを両角部に形成する工程と、 熱酸化法により、前記溝部から露出している前
    記第２の半導体基板表面を酸化して溝部の内壁部
    に前記第１の絶縁層と接する第３の絶縁層を形成
    し、前記第２の半導体基板を前記溝部によつて絶
    縁分離する工程と を具備したことを特徴とする半導体装置の製造方
    法。 ２ 前記第２の絶縁層からなるマスクをエツチン
    グして前記開口部の形状を大きくする際のエツチ
    ング量が3000Åよりも大きく、かつ前記第２の半
    導体基板の上部及び底部の角部をエツチングする
    際のエツチング量が2000Å前後である請求１記載
    項の半導体装置の製造方法。
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