JPS63288058A - 絶縁体上半導体集積回路構造を製造する方法 - Google Patents

絶縁体上半導体集積回路構造を製造する方法

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JPS63288058A JP62293903A JP29390387A JPS63288058A JP S63288058 A JPS63288058 A JP S63288058A JP 62293903 A JP62293903 A JP 62293903A JP 29390387 A JP29390387 A JP 29390387A JP S63288058 A JPS63288058 A JP S63288058A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 回路装用の詳細な説明 ｌ呈ユ」Ｉｕ艷乱１ 本発明は絶縁体上シリコン集積回路に関する。
従来の技術及び問題貞 絶縁体上シリコン装置に共通の問題は、側壁の不活性化
である。側壁は１００シリコンではないから、側壁は、
主たる能動装置を作る平面よりも、ｍ値電圧が木質的に
幾分か低く、この為ｌｌ１ｇＬの不活性化は特に困難で
ある。
更に、絶縁体上シリコン回路は、１回の事象の狂いに対
する抵抗力が極めて強くなければならない様な用途にと
って、特に魅力がある。この様な用途では、誘電体界面
の一定電荷密度は製造時のレベルにとずまると確実に予
想するこは出来ず、従って、メサの側壁に沿った寄生ト
ランジスタが反転から非常に離れていること、即ちその
親ｒ１電圧から非常に離れていることが特に望ましい。
メサの側壁のチャンネル・ストッパのドーピングを一層
強くすれば、当然こういうことを達成する助けになるが
、これまで、こういうことを達成する為のＦ分満足し得
る方法がなかった。こういう側壁領域は垂直に近いから
、打込み工程で命中させるのが困難である。更に、従来
は、側ｇ領域を露出したま１に残す工）ｔの便利なセル
ファライン順序がなかった。
側壁チャンネル・ストッパを形成する一番普及した方法
は、メサ・マスクによってパターンを定めて強いドーピ
ングを導入し、メサ・エッチを実施する前に、このドー
パントを駆逐して、実質的な横方向の拡散を達成するこ
とであった。然し、これはプロセスの早期に、長い短時
間を必要とすると云う欠点があるし、得られる装置は、
完成された装置の寄生側壁トランジスタの閾ＩＩＩ電圧
が、この短工程の時間と温度に対して臨界的な依存性を
持っている。更に、拡散方程式の意味する濃度勾配の為
に、この様な横方向拡散方法は、メυの側壁に、メサの
間のシリコン中の初めの最大の正味の濃度よりも低い正
味のｌｌｒ！Ｌを常に１する。
即ち、本発明を用いて形成される装置は、側壁チャンネ
ル・ストッパのドーパント濃度が（従来公知の方法で作
られた装置と同じく）拡散方程式によりて示される形の
尾部を持つ領域を有するだ１プでなく、不Ｎ物の濃度が
かなり一定である表面領域をもつ傾向がある。
この為、本発明は、処理の複雑さの点では極く（◆かな
追加をするだけで、装置の特性に大きな利点をもたらす
。即ち、本発明は、所定の実効チャンネル長及び誘電体
の組成に対し、従来公知の方法で作られた装置よりも、
寄生ｌ！ｌ壁装りのターンオンに対する抵抗力がずっと
強い絶縁体上シリコンＩ　Ｇ　Ｆ　Ｅ　Ｔ＠ＭＡ＠路Ｖ
ｔＷ！１を提供する。
本発明は、誘電体界面の一定電荷密度が製造時のレベル
から大幅に増加した時でも、その作用を保ち得る絶縁体
上シリコンＩＧＦＥＴ集積回路装四を提供する。
本発明は、従来の絶縁体上シリコンＩＧＦＥＴ集積回路
ｇＡ鱈よりも、ずっと多量の１！磁放射の合計量に耐え
た榎でも、その作用を保ち得る絶縁体上シリコンＩＧＦ
ＥＴ！Ｉ積回路装胃を提供する。
本発明の別の利点は、漏れ電流をかなり減少することが
出来ることである。即ち、寄生トランジスタの閾値電圧
が大幅に高くなる為、この奇生猛打は通常の状態では、
１ｉｉｒ１ｉｌ圧より一層離れ、従ってその閾値未満で
の電流は一層少なくなる。
従って、本発明は１１ｉ射抵抗力が大幅に改善された集
積回路を提供する。
本発明は、密度を何等犠牲にせずに、放射抵抗力が改善
された集積回路を有利に提供する。
本発明は、放射低動力を改善し、消費電力を少なくした
集積回路を有利に提供する。
ＣＭＯ８集ＷＩＶＡ路では、漏れ電流を減少すると云う
利点は特に重要である。即ち、本発明は絶縁体上シリコ
ンＣＭＯ８及びサファイヤ上シリコンＣＭＯ８集積回路
に特に有利である。
この為、本発明は、所定の実効チャンネル長及び誘電体
の組成に対し、従来公知の方法で作られた装置よりも、
漏れ電流がずっと少ない（並びにそれに伴って平均消費
電力が一層小さい）絶縁体上シリコンＩＧＦＥＴ！［ｌ
ａ回路装置を提供する。
特に本発明は、所定の実効チャンネル艮及び誘電体の組
成に対し、従来公知の方法で作られた装胃よりも、漏れ
電流がずっと少ない（そして平均消費電力が一層小さい
）絶縁体上シリコンＣＭＯ８ＩＧＦＥＩＩ積回路装置を
提供する。
本発明は、誘電体界面の一定電荷密度が製造時のレベル
から大幅に増加する様な条件のもとで、それに相当する
従来の装置よりも渥れ電流がずっと小さい（そして平均
消費電ツノが一層小さい）絶縁体上シリコンＩＧＦＥＴ
集積回路装置を提供する。
特に本発明は、誘電体界面の一定電荷密度が製造時のレ
ベルから大幅に増加する様な条件で、それに相当する従
来の装置よりも漏れ電流がずっと小さいくそして平均消
費電力が一層小さい）絶縁体上シリコンＣＭＯ８集積回
路を提供する。
本発明は、ずっと大きな電離放射の合ｉｆ　１１１１に
耐えた後でも、それに相当する従来の装置よりも漏れ電
流がずっと小さい（そして平均消費電力が一層小さい）
絶縁体上シリコンＩＧＦＥＴＩ積回路装置を提供する。
特に本発明は、実質的にずっと多い電離放射の合計線替
に耐えた後でも、それに相当する従来の￥Ｒ２ｔよりも
漏れ電流がずっと少ない（従って平均消費型ツノが一層
小さい）絶縁体上シリコンＣＭＯ８集積回路を提供する
。
本発明はシリコン以外の半導体材料に使う様に適応させ
ることも出来る。特に、本発明は、Ｓ　Ｉ　　Ｇ　ｅ　
（１−Ｘ）又はＳ　！　／　Ｓ　！　　Ｇ　ｅ　（１−
Ｘ）傾×× 斜組成構造又はＳｉ／Ｓｉ　　Ｃ傾斜組成構ｘ　　（１
−Ｘ） 造又はＳ　！／Ｓ　！ｘ’　Ｃ（１−Ｘ）　／Ｓ　１ｘ
Ｇｅｔ１−ｘ）傾斜組成構造の様に、シリコンと密接な
関係を持つ半導体に用いることも出来る。本発明は■−
ｖ族装置に於りるセルファライン隔離打込みにも用いる
ことが出来る。特にバンドギャップが比較的小さい（例
えば１．５ｅＶ又はそれ以下）の■−ｖ族半導体では、
誘電体界面に於ける反転（並びにそれに伴う奇生装置の
ターンオン）を避ける為のドーパントの打込みが役に立
つことがある。この代りに、多くのｍ−ｖ族装置では、
（格子の損傷の影響の為）アニールしない打込みの損傷
を用い、本発明も用いて、メサ又はトレンチの縁に隣合
ってこういう形式の狭い隔離領域を設けることが出来る
。
本発明は（幾分かそれ程好ましくはないが）トレンチ隔
離バルク装置の隔離特性を全般的に改善する為に用いる
様に適応させることも出来る。即ち、トレンチをエツチ
ングし、トレンチを通る漏れ電流を止める為に絶縁材料
を設けることが、隔離条件の終りではない。トレンチの
表面に沿って半導体拐朽内を横方向に通る慣れのある寄
生及び漏れ１！流をυＩｍすることも必要である。隔離
用の打込みの為に、トレンチ・エッチ用のマスクとは、
セルフ７ラインの側壁フィラメントの差をつけたマスク
を用いることにより、本発明は隔離用トレンチの面に、
打込みのエネルギ及び拡散長によって決定される深さま
で、セルファラインの隔離領域を作る。
本発明はバイポーラ形又はＭＥＳＦＥＴトランジスタ等
の様な他の種類の能動装置を用いる絶縁体上半導体集積
回路に於ける側壁の漏れ及び反転の問題を避ける様に適
応させることも出来る。本発明の利点は一般的に応用し
得る。
本発明では、その表面に単結晶半導体材料の層を持つ基
板を絶縁体の層に重ねて設け、該単結晶半導体層の上に
パターンを定めたマスク層を設け、該マスク層は半導体
層の内、能動装置を形成しようとする予定の部分を覆う
様なパターンにし、前記半導体材料の内、実質的に前記
マスク層によって覆われていない部分にチャンネル・ス
トッパ・ドーパントを打込み、前記パターンを定めたマ
スク層上に側壁フィラメントを形成して、該フィラメン
トを持つパターンを定めたマスク層が、半導体層の全部
は覆わないが、マスク層単独で覆われるよりも一層大き
な割合の半導体層を覆う様にし、前記マスク層並びに／
又は該マスク層上の側壁フィラメントによって実質的に
覆われている場所を除いて、前記半導体材料をエツチン
グによって除き、このエツチング工程が絶縁体の区域に
よって分離された半導体メサを残す様にし、該半導体メ
丈の少なくともある部分を覆う誘電体を設け、導電材料
のパターンを定めた薄膜を形成し、該導電＠料のパター
ンを定めたＭＩＱが、前記メサ内にチャンネル領域を持
つｉｆｉ界効果トランジスタのゲートとなる様にする工
程によって製造された絶縁体上半導体装置を提供する。
更に本発明では、絶縁体上半導体１！積回路構造を製造
する方法が、その表面に単結晶半導体材料の層を持つ基
板を絶縁体の層に重ねて設け、該単結晶半導体層の１に
パターンを定めたマスク層を設け、該マスク層は半導体
層の内、能動装置を形成しようとする予定の部分を覆う
様なパターンにし、前記半導体材料の内、実質的に前記
マスク層によって覆われていない少なくともある部分に
ドーパントを打込み、前記パターンを定めたマスク層上
に側壁フィラメントを形成して、該フィラメントを持つ
パターンを定めたマスク鱒が、前記半導体層の全部は覆
わないが、マスク層単独で覆われるよりも一層大きな割
合の半導体層を覆う様にし、前記メサ内に能動装置を製
造する工程を含む。
本発明では、絶縁体上半導体装置を製造する方法が、そ
の表面に単結晶半導体材料の層を持つ基板を絶縁体の層
に重ねて設け、該単結晶半導体層の上にパターンを定め
たマスク四を設け、該マスク層は、前記半導体層の内、
能動装置を形成しようとする予定の部分を覆う様なパタ
ーンにし、前記半導体材料の内、前記マスク層によって
覆われていないある部分にｐ形チャンネル・ストッパ・
ドーパントを打込み、前記パターンを定めたマスク層上
に側壁フィラメントを形成して、該フィラメントを持つ
パターンを定めたマスク層が、半導体層の全部は覆わな
いが、マスク層単独で覆われるよりも一層大きな割合の
半導体層を覆う様にし、前記マスク層及び／又は該マス
ク層上の側壁フィラメントによって実質的に覆われてい
る場所を除いて、前記半導体材料をエツチングよって除
き、該エツチング工程が前記絶縁体の区域によって分離
された半導体メサを残す様にし、前記半導体メサの少な
くともある部分を覆う誘電体を設け、導電材料のパター
ンを定めた薄膜を形成し、該′Ｓ導電材料パターンを定
めた薄膜が、その周縁に沿ったチャンネル・ストッパ打
込み工程によって導入されたドーパント原子の混合物を
含む、あるメサにあるチャンネル領域を持つｎチャンネ
ル形電界効果トランジスタ、並びに他のメサにあるチャ
ンネル領域を持つｐチャンネル形電界効果トランジスタ
のゲートとなる工程を含む。
更に本発明では、絶縁体上半導体装置を製造する方法が
、その表面に単結晶半導体材料の層を持つ基板を絶縁体
の層に重ねて設け、該単結晶半導体層の上にパターンを
定めたマスク層を設け、該マスク層は、前記半導体層の
内、能動装置を形成しようとする予定の部分を覆う様な
パターンにし、前記半導体材料の内、実質的に前記マス
ク層によって１われていない部分にチャンネル・ストッ
パ・ドーパントを打込み、前記パターンを定めたマスク
層上に側壁フィラメントを形成して、該フィラメントを
持つパターンを定めたマスク層が、前記半導体層の全部
を覆わないが、マスク層単独で覆われるよりも一層大き
な割合の半導体層を覆う様にし、前記マスク層及び／又
は該マスク層上の側壁フィラメントによって実質的に覆
われている場所を除いて、前記半導体材料をエツチング
よって除き、該エツチング工程が前記絶縁体の区域によ
って分離された半導体メサを残し、該半導体メサの少な
くともある部分を覆う誘電体を設け、導電材料のパター
ンを定めたＷＩｍを形成し、該導電材料のパターンを定
めたｉ［が、前記メサ内にチャンネル領域を持つ電界効
果トランジスタのゲートとなる工程を含む。
次に本発明を図面について説明する。
実　　施　　例 次に現在好ましいと考えられる実施例の内容及び使い方
を詳しく説明する。然し、本発明は広い範囲に応用し得
る考えを持つものであり、これは極めて多種多様の具体
的な場合に實施することが出来ることを承知されたい。
以下説明する特定の実施例は、本発明の構成及び使い方
の特定の方法を例示するに過ぎず、本発明の範囲をｉｌ
ｌ約するものではない。
出発材料は絶縁体上シリコン材料であり、実質的に二酸
化シリコンで構成される（場合によっては多少過剰のシ
リコン又は極く９偵のシリコン包接化合、物を持つ）埋
込み層１２の上に約３．４００人の単結晶シリコン１４
を持ち、埋込み層はその下にあるシリコン基板１０によ
って支持されている。表面層１４は例えばｎ形で＜１０
０＞の３−６Ω−１（ドーパント濃度は約５Ｅ１５α３
）であってよい。この代りに、基板１０及び表面層１４
は、酸化物の界面に於ける寄生静電容量及び横方向の降
伏を少なくする為に、埋込み層１２の下に出来る空乏領
域を活用する為に、ｎ形（例えば１０−１２Ω−〇）に
してもよい。
次に酸化物／窒化物／酸化物ハードマスクを能動装置の
区域を覆うパターンを定めたマスク層２４にする。
この例では、３５０人の酸化物１６を成長させる。１，
４００人（７）Ｓ　ｉ　３Ｎ４１８をＬＰＣＶＤによっ
てデポジットし、その後２，５００人の二酸化シリコン
２０をＬＰＧＶＤでデポジットする。
次にレジスト２２のパターンを定めて、モート、即ち能
動装置を形成する領域を覆う。プラズマ・エッチを用い
て、このレジストのパターンに従って、酸化物／窒化物
／酸化物の積重ね１６．１８゜２０をエッヂする。こ、
れによって第１Ａ図の構造が出来、酸化物／窒化物／Ｍ
化物層ｉｓ、ｉｓ。
２０がエッヂされて、パターンを定めたマスク層２４を
形成しており、これは垂直に近い側壁を持っている。そ
の後レジスト２２を剥がす。
次にフォトレジスト２６のパターンを定めて、ＰＭＯ８
装置区域１１を覆い、シリコン層１４の内、ＮＭＯ８装
四区［１３に隣合う部分１４′だけが、この後に続く余
分の側壁チャンネル・ストッパの打込みを受ける様にす
る。次に領ｖｉ１４’にｐ形不純物を打込んで、例えば
３　Ｑ　ｋｅＶで３Ｅ１２１　の８及び８０　ｋｅＶで
５Ｅ１２ＣＩＲ−２のＢを打込んで、側壁チνンネル・
ストッパ（ＮＭＯ８装置区域に対する）を形成する。こ
れによって第１Ｂ図の構造が出来る。レジスト２６を剥
がす。
次に二酸化シリコンをＬＰＧＶＤによって（例えばｉ、
ｏｏｏ入の厚さに）デポジットし、稠密化する。この点
で駆逐工程も実施して（例えば９ＯＯ℃でアルゴン中で
１００分間）、側壁チャンネル・ストッパのドーパント
に対して垂直方向に−Ｉな分布を作り、シリコン１４′
から、シリコン領域１４の内、マスク領ｆｉ２４の下に
ある部分へ、その若干の横方向の拡散（この例では約０
．０５ミクロン）を行なうことが好ましい。次に二酸化
シリコン層の異方性エッヂバック（例えば弗素系を用い
たプラズマ・エッチ）にかけ、モート領域の上では、パ
ターンを定めたマスク１２４の側壁の上にフィラメント
２８を残す。（この実施例では、パターンを定めたマス
ク層２４の一番上の酸化物１！！ｉ２０が、この酸化物
エッチの過剰エッチ部分によって除去されることに注意
されたい。）この結果第１Ｃ図に示す構造が出来る。パ
ターンを定めたマスクｌＩ２４は酸化物／窒化物／酸化
物の積重ねである必要はなく、（実施例としてそれ程好
ましくはないが）ハードマスクを持たなくてもよい。特
に比較的高いリフロ一温度（好ましくは１５０℃又はそ
れ以上）を持つフォトレジストを使う場合、フォトレジ
ストを使って層２４を形成することが出来る。この様な
高温フォトレジストの１例はコダック８２０であり、こ
れは硝子リフロ一温度が１７０℃近辺である（これに較
べて、更に普通に使われるフォトレジストでは、硝子リ
フｏ−４度が１３０℃近辺である）。
二酸化シリコンに対して選択性のシリコン・エッチ（例
えば塩素系を用いたプラズマ・エッチ）を用い、パター
ンを定めたマスク層２４及び側壁フィラメント２８によ
って覆われている以外のシリコン１３１４．１４’の全
ての部分を埋込み酸化物層までエッチする。この時、シ
リコン層１４は酸化物層１２上の１組のアイランド（メ
リ”）３２になり、ＮＭＯ８装欝区域にあるアイランド
３２は、その全ての縁に沿って、硼素でドープされたシ
リコン１４′の幅の狭いストリップを持っている。
次に酸化物フィラメント３０を形成して、アイランドの
側壁を不活性化する。例えば、（界面特性が更によくな
る様に）２５０人の酸化物を側壁の上に成長させる。２
，５００人又はそれ以上の酸化物をしｐｃｖｏでデポジ
ットし、その後プラズマ酸化物エッチを実施して、フィ
ラメント３０を残す。この結果第１Ｄ図の構造になる。
この時、ハードマスク層１６．１８．２０の残っている
部分を剥がし、ダミー・ゲート酸化物３４を（例えば２
５０人）に成長させる。
次にフォトレジスト３８のパターンを（第１Ｅ図に示す
様に）定めて、ＮＭＯ８装置区域１３だけを露出し、閾
値調節用の打込みを実施して、ｎチャンネル後側御値電
圧■、□を設定する。例えば２．５Ｅ１２ａｍ−２の硼
素を８５ｋｅＶに設定する。
（前側聞値電圧■１ＨＦも高めたい場合、この点で２５
ｋｅＶの８の打込みも使うことが出来る。）次に７オト
レジスト３６を（第１Ｆ図に示す様に）パターンを定め
て、ＰＭＯ８装四区域１１だけを露出し、ａｉｉａ節用
の打込みを実施して、ｐヂャンネル前側圏値電圧Ｖ□１
．を設定する。例えば１．４５Ｅ１２Ｑｌ−２１７）硼
素２５ｋｅＶ　ｋｌＪｔすると共に、ｐチャンネル後側
圏値電圧Ｖ工１．を設定する。例えば１．２Ｅ１２ＣＩ
ｌ−”の燐を１８０　ｋｅＶに設定する。こういう線量
は、■□１４Ｆ＝０．８Ｖ、ＶＴＮ、＞２５Ｖ、Ｖ、、
、＝−０，７５Ｖ及びＶＴＰＢ＜−１３Ｖになる様に段
目されている。周知の様に、異なる閾値電圧の値が必要
な場合、こういう線はをｗＩｗするのは非常に簡単であ
る。
次にダミー・ゲート酸化物３４を剥がし、ゲート酸化物
を（例えば２５０人まで）成長させ、ポリシリコンを（
例えば４．５００人の厚さに）デポジットし、ドープし
、パターンを定めてエッチして、１１４０のパターンを
作る。これらの線がＮＭＯ３及びＰＭＯＳトランジスタ
のゲートになると共に、相互接続レベルにもなるが、こ
れが第１Ｇ図に示されている。
次にｎ十形及びｐ十形ソース・ドレイン領域を形成する
。最初にこの実施例では、２，０００人のｃｖｏａ化物
をデポジットして、ハードマスク層４２を作る。（層４
２は、後で説明する様に、ＥＳＤｆｆｌｌダイオード構
造１０２を形成出来る様にすると共に、ゲート側壁フィ
ラメント５２にもなる。） 次に７オトレジスト４４のパターンを定め、露出してい
る場所で酸化物４２をエツチングによって除き、第１Ｈ
図に示す様に、例えば７５　ｋｅＶで２．５Ｅ１５０ｍ
−２の燐を打込むことにより、ＮＭＯＳソース・ドレイ
ン領域４６を形成する。
次にフォトレジスト４４を剥がす。フォトレジスト４８
のパターンを定めてＰＭＯ８装置区域〈並びにＮＭＯ５
装置区域の中で、ダイオード構造１０２の一部分として
ｐ十形領域を希望する部分があれば、その部分も）露出
し、露出している場所で酸化物４２をエツチングによっ
て除き、第１１図に示す様に、例えば４５ｋｅＶｒ２Ｅ
１５、−２の硼素を打込むことにより、ＰＭＯＳソース
／ドレイン領域４６を形成する。
ソース／ドレイン打込み部を例えば９００℃で６０分間
アニールする。
随意選択の別の特徴として、珪化チタン領域５４をポリ
シリコン区域４０の上及びモート区域（即ち、露出した
単結晶シリコン領域）１０４゜１０８．４６．５０（Ｆ
）上に形成シ、Ｔ　ｉ　ＮＪｉ１部相互接続１５６を形
成して、部分的に独立した別の相互接続レベルを作る。
チタン層をスパッタリングによって厚さ例えば１．００
０人にデポジットし、Ａｒ及びＮ２の雰囲気内で３０分
閤、（例えば）６７５℃に加熱して、シリコン（単結晶
又は多結晶）が露出している全ての場所で、珪化チタン
化合物５４′を作ると共に、珪化チタン領域に重なる部
分（厚さは一層薄いが）を含めて、チタンが窒素雰囲気
に露出していることごとくの場所で、珪化チタン化合物
を作る。
この時窒化チタン材料を剥がすことが出来る。
然し、随意選択による変更として、この時フォトレジス
ト又はハードマスク層６０を（第１Ｊ図に示す様に）パ
ターンを定めて、４−、ｉｆ性を持つ窒化チタン化合物
の選ばれた部分が剥がされない様に保護して、局部相互
接続部５６を形成することが出来る。
次にアニールを実施して、珪化チタン化合物５４′をシ
ート抵抗が一層小さい珪化チタン化合物５４（これはお
そらく、化学量論的なＴｉＳｉ２に近い）に変換する。
これを第１に図に示す。例えば、アルゴン又は窒素の雰
囲気内で８００℃で３０分用いることにより、こういう
ことが達成される。
次に、普通の方法を用いて、金属層６４．６８を形成し
、装置を予定の回路形式に相η接続する。
例えば、１．２ミクロンの酸化物をＣＶＤでデポジット
し、（例えば一番下の領域から７．０００人の酸化物を
除去し、それより高い領域からは除去する黴が少なくな
るレジスト・エッヂバックにより）平面化する。その後
、５００人又はそれ以１の酸化物をデポジットし、その
後３．５００人の燐珪酸塩硝子（ＰＳＧ）（この例では
５％のＰを含む）をデポジットして稠密化する。これに
よって第１のレベル間誘電体６２が形成される。次にそ
のパターンを定め、位置６３をエツチングによって除き
、次に第１の金属６４をデポジットし、エツチングして
、所望の場所でシリコンと接触させる。同様に、第２の
レベル閤誘電体をデポジットし、平面化し、バイア位置
６７をエツチングによって除き、第２の金ｆｉｌ？１６
８をデポジットし、予定のパターンでエッチする。これ
によって第１Ｌ図の構造が出来る。
処理の終りは、保護用オーバコートのデボジッシコン及
び選ばれたボンドパッドの場所の除去と云う普通の工程
である。
本発明は絶縁体上半導体装置に応用し得るだけでなく、
（幾分かはそれ程望ましくはないが）トレンチ隔離バル
ク装置（即ち、能動装置領域が単結晶半導体基板とｉｌ
！続している装置）にも、特にトレンチが比較的浅い場
合には、適用することが出来る。即ち、トレンチ隔離バ
ルク装置もトレンチの側壁に沿った漏れの問題があり、
本発明を用いて、イオン打込みが達し得る深さまで、こ
の漏れを防止することが出来る。この様な用途では、パ
ターンを定めたマスク層を用いて、打込みを受ける区域
を限定し、同じパターンを定めたマスク層に側壁フィラ
メントを追加して、トレンチ・エッチをマスクする。然
し、この様な用途では、役に立つ深さは２つの要因によ
って制限される。利用し得る打込みエネルギと、高エネ
ルギの打込みに対するマスクの停止能力である。この為
、エッチされたトレンチの物理的な深さが、隔離作用が
著しく高められる深さより大きくても、本発明をトレン
チの隔離に用いるのは、好ましくは０．５ミクロンの深
さにだけ、又はそれ程好ましくはないが、それより大き
な深さまで（これは１ミクロン未満である方が好ましい
）、トレンチの側壁に沿って隔離作用を著しく高める様
にする。
ＳＯＩの場合は、薄いシリコン層（例えば３゜５００人
、好ましくは２．０００乃至５．０００人の範囲内）を
用い、重なるチャンネル・ストッパの打込みは、側壁の
ドービン・グ濃隘をかなり一様にするものでなければな
らない。能動シリコン層が薄いから、必要な硼素エネル
ギは、負型的な打込みＩＩにとって実用的なエネルギで
ある。必要な硼素エネルギがかなり低いから、打込みを
遮るのに必要なマスクは実際的でない程厚くする必要が
ない（レジスト又はハードマスクのどちらを使っても）
。
勿論、トレンチの壁が完全に垂直でない場合（例えば、
現在では側壁の角度が８７°又は８８°であるのが普通
である）、特に打込みビームも完全に垂直でない場合（
例えば、処理するウェーハの面に対する法線から７°近
辺だけずれたイオン・ビーム角度が現在では普通である
）、打込み縮量のかなりの部分が、表面からの距離に関
係なく、露出したトレンチの側壁に達する。然し、本発
明をトレンチの隔離に用いることは、トレンチの側壁を
不活性化するこの方法の実質的な利バスがある。側壁フ
ィラメントを使うことは、側壁に突っ込む深さを制御す
るプロセス・パラメータが完全に制御可能であることを
意味しており、直接的な打込みのＪＦＪｆｆｌ効率は、
今述べたサンプルを生ずる様なかすめ入射の場合よりか
なり高い。
勿論、この明細書で頻繁に出て来たポリシリコン・ゲー
ト層は嫌密にポリシリコンである必要はなく、実質的に
多結晶又は無定形の他の材料にすることが出来、大きな
割合のシリコンを含んでいてよい。この意味の中には、
珪化物及びポリシリコン／珪化物のサンドイッチ構造は
確実に含まれており、現在のプロセスのポリシリコンに
代る、将来のプロセスで、同様なデボジッシ３ン及び電
気的な性質を持つ将来のサンドイッチ構造も、含まれる
ものと解されたい。同様に、前に述べた金ａ　相Ｕ　１
８　ｒｃ　ｍｌ　ハ、ＡＩ、Ａｌ　：　１％Ｓｉ　、Ａ
Ｊ　：Ｔｉ、ＴｉＷ、それらの層状の組合せ、又は集積
回路の製造の分野の当業者によく知られたこの他の多く
の１ｌｌｌメタライズ構造で構成することが出来る。当
業者であれば判る様に、本発明は大幅に修正及び変更す
ることが出来、その発明の範囲は特許請求の範囲以外限
定されないことを承知されたい。
以上の説明に関連して更に下記の項を開示する。
（１）　　絶縁体上半導体集積回路構造を製造する方法
に於て、その表面に単結晶半導体材料の層を持つ基板を
絶縁体の層に重ねて設け、前記単結晶半導体層の上にパ
ターンを定めたマスク層を設け、該マスク層は前記半導
体層の内、能ＩＩＪ装置を形成しようとする予定の部分
を覆う様なパターンになっており、前記半導体材料の内
、前記マスク層によって覆われていない少なくとも若干
の部分に実質的にドーパントを打込み、前記パターンを
定めたマスク層の上にｍ壁フィラメントを形成して、該
フィラメントを持つパターンを定めたマスク層が、前記
半導体層の全部は覆わないが、前記マスク層だけで覆わ
れていたよりも一層大きな割合の半導体層を覆う様にし
、前記単結晶半導体材料の少なくともある部分をエツチ
ングによって除いて、前記絶縁体上に前記単結晶半導体
材料の分離されたメサを形成し、該メサ内に能動装置を
製造する工程を含む方法。
（２）　　第（１）項に２戟した方法に於て、更に打込
み工程の前に、別のマスク層を用いて、半導体材料の予
定の部分をマスクする部分工程を含んでいて、前記マス
ク層によって覆われない半導体材料の全ての部分が、ド
ーパントを打込む工程にさらされない方法。
（３）　　第（１）項に記載した方法に於て、略合での
メサの略合での側壁の上にカプセル封じ誘電体を形成す
る後続の工程を含む方法。
（４）　　第（３）項に記載した方法に於て、前記側壁
カプセル封じ誘電体の厚さが５００人より大きい方法。
（５）　　第（１）項に記載した方法に於て、前記メサ
の厚さが包括的に０．１乃至１ミクロンである方法。
（６）　　第（１）項に記載した方法に於て、前記メリ
ーの最小の幅が包括的に０，５乃至１０ミクロンである
方法。
（７）　　第（１）項に記載した方法に於て、前記メサ
が■−ｖ族半導体材料で構成される方法。
（８）　　第（１）項に記載した方法に於て、前記メサ
の半導体材料が実質的にシリコンで構成される方法。
（９）　　第（１）項に記載した方法に於て、前記メサ
の半導体材料が実質的にシリコン及び炭化シリコンの混
合物で構成される方法。
（１０）第（９）項に記載した方法に於て、前記メサの
半導体材料が、Ｏ＜ｘ≦１として、シリコンと５ｉＣｘ
の不均質な層状混合物で実質的に構成される方法。
（１１）第（１）項に記載した方法に於て、前記メサの
半導体材料が５０原子％より多くのシリコンで構成され
ていて、垂直方向に変化するバンドギＶツブを持つ方法
。
（１２）第（１）項に記載した方法に於て、前記パター
ンを定めたマスク材料が、 ０．９９＜ｘ≦１．１ ０≦ｙ≦２ として、実質的に５ｉｘＯ，Ｎ２で構成されている方法
。
（１３）第（１２）項に記載した方法に於て、前記パタ
ーンを定めたマスク層上の側壁フィラメントが実質的に
二酸化シリコンで構成されている方法。
（１４）第（１２）項に記載した方法に於て、前記パタ
ーンを定めたマスク層が、酸化シリコン部分及び窒化シ
リコン部分の両方を含む層状構造で構成される方法。
（１５）第（１）項に記載した方法に於て、前記パター
ンを定めたマスク材料が実質的に露出済みフォトレジス
トで構成される方法。
（１６）第（１５）項に記載した方法に於て、前記パタ
ーンを定めたマスク層上の側壁フィラメントが実質的に
二酸化シリコンで構成される方法。
（１１）第（１５）項に記載した方法に於て、前記パタ
ーンを定めたマスク材料が実質的に１５０℃より＾いリ
フロ一温度を持つフォトレジスト材料で構成される方法
。
（１８）第（１）項に記載した方法に於て、前記マスク
層及び／又は前記マスク層上の側壁フィラメントによっ
て実質的に覆われている場所を除いて前記半導体材料を
エツチングによって除く工程により、略垂直な側壁の角
度を持つ半導体のメサが残る様にした方法。
（１９）第（１８）項に記載した方法に於て、前記メサ
の側壁の角度が包括的に８７°乃至９０°の範囲内であ
る方法。
（２０）第（１）項に記載した方法に於て、予定の半導
体メサにバイポーラ・トランジスタを製造する後続の工
程を含む方法。
（２１）第（１）項に記載した方法に於て、予定の半導
体メサに電界効果トランジスタを製造する後続の工程を
含む方法。
（２２）第（２１）項に記載した方法に於て、前記電界
効果トランジスタがＭＥＳＦＥＴトランジスタを構成す
る方法。
（２３）絶縁体上半導体装置を製造する方法に於て、そ
の表面に単結晶半導体材料の層を持つ基板を絶縁体の層
に重ねて設け、前記甲結晶半導体層の上にパターンを定
めたマスク層を設け、該マスク層は前記半導体層の内、
能動装置を形成しようとする予定の部分を覆う様なパタ
ーンにし、前記半導体材料の内、実質的に前記マスク層
によって覆われていない部分にチャンネル・ストッパ・
ドーパントを打込み、前記パターンを定めたマスク層の
上に側壁フィラメントを形成して、該フィラメントを持
つパターンを定めたマスク層が、前記半導体層の全部を
覆わないが、前記マスク層単独で覆われるよりも一層大
きな割合の半導体層を覆う様にし、前記マスク層及び／
又は該マスク１上の側壁フィラメントによって実質的に
覆われている場所を除いて、前記半導体材料をエツチン
グによって除き、該エツチング工程が前記絶縁体の区域
によって分離された半導体メサを残し、前記半導体メサ
の少なくともある部分を覆う誘電体を設番プ、導電材料
のパターンを定めたＩｌｌを形成し、該）’ｌ？Ｗ材料
のパターンを定めた＊ｍが、前記メサ内にヂャンネル領
域を持つ電界効果トランジスタのゲートとなる工程を含
む方法。
（２４）第（２３）項に記載した方法に於て、打込み工
程が、前記半導体材料の内、前記マスク層によって覆わ
れていないある予定の部分にだけドーパントを導入し、
前記半導体材料の内、前記マスク層によって覆われてい
ない他の部分には導入しない方法。
（２５）第（２４）項に記載した方法に於て、前記打込
み工程の前に、別のマスク層を用いて前記半導体材料の
予定の部分をマスクする部分工程を含む方法。
（２６）第（２５）項に記載した方法に於て、前記別の
マスク層が、前記パターンを定めたマスク層に重なる方
法。
（２７）第（２５）項にｉ２載した方法に於て、前記電
界効果トランジスタがｐチャンネル・トランジスタ及び
ｎチャンネル・トランジスタの両方を含み、前記別のマ
スク層が、打込まれたチャンネル・ストッパ・ドーパン
トから、前記ｐチャンネル・トランジスタの予定の場所
を保護するが、前記ｎチャンネル・トランジスタを保護
しない方法。
（２８）第（２３）項に記載した方法に於て、ＴＲ電休
体形成する工程が、前記メサの予定の能動装首領域の上
にゲート絶縁体を形成し、夫々のメサの側壁上にカプセ
ル封じ誘電体を形成する工程を含む方法。
（２９）第（２８）項に記載した方法に於て、前記カプ
セル封じ誘電体が略合でのメサの略合での側壁上に形成
される方法。
（３０）第（２３）項に記載した方法に於て、前記メサ
の下にある絶縁体が、 ０．９９＜Ｘ≦１．１ ０≦ｙ≦２ として、実質的に５ｉｘＯｙＮ、で構成されている方法
。
（３１）第（２３）項に記載した方法に於て、前記メサ
のｎさが包括的に０．１乃至１ミクロンである方法。
（３２）第（２３）項に記載した方法に於て、前記メ４
ｊの最小の幅が包括的に０．５乃至１０ミクロンである
方法。
（３３）第（２３）項に記載した方法に於て、前記メサ
が■−ｖ族半導体材料で構成される方法。
（３４）第（２３）項に記載した方法に於て、前記導電
材料のパターンを定めた？１膜が多結晶であって、３０
原子％より多くのシリコンを含んでいる方法。
（３５）第（２３）項に記載した方法に於て、前記パタ
ーンを定めたマスク材料が、 ０．９９＜Ｘ≦１．１ ０≦ｙ≦２ として、実質的に５ｉｘＯ，Ｎ２で構成されている方法
。
（３６）第（３５）項に記載した方法に於て、前記パタ
ーンを定めたマスク層上の側壁フィラメントが実質的に
二酸化シリコンで構成されている方法。
（３７）第（３５）項に記載した方法に於て、前記パタ
ーンを定めたマスク層が、酸化シリコン部分及び窒化シ
リコンの両方を含む層状構造で構成される方法。
（３８）第（３７）項に記載した方法に於て、前記パタ
ーンを定めたマスク上の側壁フィラメントが実質的に二
酸化シリコンで構成される１ノ法。
（３９）第（２３）項に記載した方法に於て、前記パタ
ーンを定めたマスク材料が実質的に露出済みフォトレジ
ストで構成される方法。
（４０）第（３９）項に記載した方法に於て、前記パタ
ーンを定めたマスク層上の側壁フィラメントが実質的に
二酸化シリコンで構成される方法。
（４１）第（３９）項に記載した方法に於て、前記パタ
ーンを定めたマスク材料が、１５０℃より高いリフロ一
温度を持つフォトレジスト材料で実質的に構成されてい
る方法。
（４２）第（２３）項に記載した方法に於て、前記マス
ク層及び／又は該マスク層上の側壁フィラメントによっ
て実質的に覆われている場所を除いて、前記半導体材料
をエツチングによって除く工程が、略垂直の側壁の角（
資）を持つ半導体メサを残す様にした方法。
（４３）第（４２）項に記載した方法に於て、前記メサ
の側壁の角度が包括的に８７°乃至９０°の範囲内であ
る方法。
（４４）絶縁体上半導体装置を製造する方法に於て、そ
の表面にシリコンで構成された略単結晶半導体ｏｎの詞
を持つ基板を絶縁体の層に重ねて設け、前記単結晶半導
体層の上にパターンを定めたマスク層を設け、該マスク
層は前記半導体層の内、能動装置を形成しようとする予
定の部分を覆う様なパターンにし、前記半導体材料の内
、前記マスク層によって覆われていないある部分にｐ形
ヂャンネル・ストッパ・ドーパントを打込み、前記パタ
ーンを定めたマスク層上に側壁フィラメントを形成して
、該フィラメントを持つパターンを定め“たマスク層が
、前記半導体層の全部は覆わないが、マスク層単独で覆
われるよりも一層大きな割合の半導体層を覆う様にし、
前記マスク層及び／又は該マスク層上の側壁フィラメン
トによって実質的に覆われている場所を除いて、前記半
導体材料をエツチングによって除き、該エッチングエ稈
が前記絶縁体の区域によって分離された半導体メサを残
す様にし、前記半導体メサの少なくともある部分を覆う
誘電体を設け、導電材料のパターンを定めたｆＩＩ膜を
形成し、該導電材料のパターンを定めた薄膜はその周縁
に沿って前記ヂャンネル・ストッパを打込み工程によっ
て導入されたドーバント原子の混合物を含む、あるメサ
内のチャンネル領域を持つｎチャンネル形電界効果トラ
ンジスタ、並びに他のメサ内にチャンネル領域を持つｐ
チャンネル形電界効果トランジスタのゲートとなる工程
を含む方法。
（４５）第（４４）項に記載した方法に於て、打込み工
程の前に、別のマスク層を用いて前記半導体材料の予定
の部分をマスクする部分工程を含む方法。
（４６）第（４４）項に記載した方法に於て、誘電体を
形成する工程が、前記メサの予定の能動装置領域の上に
ゲート絶縁体を形成し、夫々のメサの側壁の上にカプセ
ル１４じ誘電体を形成する部分工程を含む方法。
（４１）第（４６）項に記載した方法に於て、前記カプ
セル封じ誘電体が、略合てのメサの略合ての側壁の上に
形成される方法。
（４８）第（４４）項に記載した方法に於て、前記メサ
の下の絶縁体領域が実質的に二酸化シリコンで構成され
る方法。
（４９）第（４４）項に記載した方法に於て、前記メサ
の下の絶縁体が、 ０．９９＜ｘ≦１．１ ０≦ｙ≦２ として、実質的に５ｉｘＯ，Ｎ２で構成されている方法
。
（５０）第（４４）項に記載した方法に於て、前記メサ
の厚さが包括的に０．１乃至１ミクロンである方法。
（５１）　　第（４４）項に記載した方法に於て、前記
メサの最小の幅が包括的に０．５乃至１０ミクロンであ
る方法。
（５２）第（４４）項に記載した方法に於て、誘電体を
形成する工程が、前記メサの側壁の上に不活性化誘電体
層を形成すると共に、夫々のメサの予定の能動装置領域
の上に、前記不活性化誘電体よりも−＠薄いゲート誘電
体をも形成する方法。
（５３）第（５２）項に記載した方法に於て、前記ゲー
ト誘電体の等価誘電体厚さが５００人の二酸化シリコン
より小さい方法。
（５４）第（５２）項に記載した方法に於て、前記側壁
不活性化誘電体の等価厚さが５００人の二酸化シリコン
より大きい方法。
（５５）第（５２）項に記載した方法に於て、前記ゲー
ト誘電体が成長によるものである方法。
（５６）第（４４）項に記載した方法に於て、前記導電
材料のパターンを定めた薄膜が多結晶であって、３０原
子％より多くのシリコンを有する方法。
（５１）第（４４）項に記載した方法に於て、前記メサ
の半導体材料が５０原子％より多くのシリコンを持って
いて、垂直方向に変化するバンドギャップを持つ方法。
（５８）第（４４）項に記載した方法に於て、前記パタ
ーンを定めたマスク材料が、 ０．９９＜Ｘ≦１．１ ０≦ｙ≦２ として、実質的に５ｉｘＯｙＮ２で構成されている方法
。
（５９）第（５８）項に記載した方法に於て、前記パタ
ーンを定めたマ・スフ層上の側壁フィラメントが実質的
に二酸化シリコンで構成されている方法、。
（６０）第（５８）項に記載した方法に於て、前記パタ
ーンを定めたマスク層が、酸化シリコン部分及び窒化シ
リコン部分の両方を含む層状構造で構成される方法。
（６１）第（６０）項に記載した方法に於て、前記パタ
ーンを定めたマスク層上の側壁フィラメントが実質的に
二酸化シリコンで構成されている方法。
（６２）　　第（４４）項に記載した方法に於て、前記
パターンを定めたマスク材料が実質的に露出済みフォト
レジストで構成されている方法。
（６３）第（６２）項に記載した方法に於て、前記パタ
ーンを定めたマスク層上の側壁フィラメントが実質的に
二酸化シリコンで構成されている方法。
（６４）第（６２）項に記載した方法に於て、前記パタ
ーンを定めたマスク材料が、１５０℃より高いリフロ一
温度を持つフォトレジスト材料で実質的に構成されてい
る方法。
（６５）第（４４）項に記載した方法に於て、前記マス
ク層及び／又は該マスクＩｔの側壁フィラメントによっ
て実質的に覆われている場所を除いて、前記半導体材料
をエツチングによって除く工程が、略垂直の側壁の角度
を持つ半導体メサを残す様にした方法。
（６６）第（６５）項に記載した方法に於て、前記メリ
の側壁の角度が包括的に８７°乃至９０°の範囲内であ
る方法。
（６７）集積回路構造を製造する方法に於て、その表面
に単結晶半導体材料を持つ基板を用意し、該単結晶半導
体層の上にパターンを定めたマスク層を設け、該マスク
層は前記半導体層の内、能動装置を形成しようとする予
定の部分を覆う様なパターンとし、前記半導体材料の内
、実質的に前記マスク層によって覆われていない少なく
とも若干の部分にドーパントを打込み、前記パターンを
定めたマスク廟上に側壁フィラメントを形成して、該フ
ィラメントを持つパターンを定めたマスク層が、前記半
導体層の全部を覆わないが、前記マスク層単独で覆うよ
りも一層大きな割合の半導体層を覆う様にし、前記単結
晶半導体材料の少なくともある部分をエツチングによっ
て除いて、トレンチを形成し、前記中結晶半導体材料内
に１つ又は更に多くの能動装置を製造する工程を含む方
法。
（６８）第（６１）項に記載した方法に於て、打込み工
程より前に、別のマスク層を用いて前記半導体材料の予
定の部分をマスクする部分工程を含み、前記マスク層に
よって覆われていない半導体材料の全部が、ドーパント
を打込む工程にかけられない様にした方法。
（６９）第（６７）項に記載した方法に於て、略合での
トレンチの略合での側壁の上にカプセル封じ誘電体を形
成する後続の工程を含む方法。
（７０）第（６１）項に記載した方法に於て、前記トレ
ンチの深さが包括的に０．２乃至１ミクロンである方法
。
（７１）　　第（６７）項に記載した方法に於て、前記
トレンチの最大の幅が包括的に０．５乃至１．５ミクロ
ンである方法。
（７２）第（６７）項に記載した方法に於て、前記パタ
ーンを定めたマスク材料が、 ０．９９（Ｘ≦１．１ ０≦ｙ≦２ として、実質的に５ｉＸＯ，Ｎ２で構成されている方法
。
（７３）第（７２）項に記載した方法に於て、前記パタ
ーンを定めたマスク層上の側壁フィラメントが実質的に
二酸化シリコンで構成されている方法。
（７４）第（７２）項に記載した方法に於て、前記パタ
ーンを定めたマスク層が、酸化シリコン部分及び窒化シ
リコン部分の両方を含む層状構造で構成される方法。
（７５）第（６７）項に記載した方法に於て、前記パタ
ーンを定めたマスク材料が実質的に露出済みフォトレジ
ストで構成される方法。
（１６）第（７５）項に記載した方法に於て、前記パタ
ーンを定めたマスク層上の側壁フィラメントが実質的に
二酸化シリコンで構成される方法。
（７１）第（７５）項に記載した方法に於η、前記パタ
ーンを定めたマスク材料が、１５０℃より高いリフロ一
温度を持つフォトレジスト材料で実質的に構成されてい
る方法。
（７８）第（６１）項に記載した方法に於て、前記エツ
チング工程により、略垂直な側壁の角度を持つトレンチ
が残る様にした方法。
（７９）第（７８）項に記載した方法に於て、前記トレ
ンチの側壁の角度が包括的に８７°乃至９０”の範囲内
である方法。
（８０）第（６７）項に記載した方法に於て、前記トレ
ンチを横方向に延長して、夫々能動装胃を持つ半導体材
料の領域を分離する方法。
（８１）第（６７）項に記載した方法に於て、前記トレ
ンチは一層れも最大の良さが、その最小の幅の２倍以下
である方法。
（８２）その表面に単結晶半導体材料の層を持つ基板を
絶縁体の層に重ねて設け、該単結晶半導体層の上にパタ
ーンを定めたマスク層を設け、該マスク層重よ前記半導
体層の内、能動装置を形成しよ）とするに定の部分を覆
う様なパターンになっており、前記半導体材料の内、前
記マスク層によって覆われていない少なくとも若干の部
分に実質的にドーパントを打込み、前記パターンを定め
たマスク層に側壁フィラメントを形成して、該フィラメ
ントを持つパターンを定めたマスク層が、前記半導体層
の全部は覆わないが、マスク層だけで覆われていたより
も一層大きな割合の半導体層を覆う様にし、前記単結晶
半導体材料の少なくともある部分をエツチングによって
除いて、前記絶縁体上に単結晶半導体材料の分離された
メサを形成し、該メサ内に能動装置を製造する工程によ
って製造された絶縁体上半導体集積回路装置。
（８３）第（８２）項に記載した絶縁体上半導体集積回
路装置に於て、前記半導体材料の内、前記マスク層によ
って覆われていない全ての部分がドーパントを打込む工
程にかけられない様にした絶縁体上半導体集積回路装置
。
（８４）第（８２）項に記載した絶縁体上半導体集積回
路装置に於て、略合でのメサの略合での側壁の土にカブ
ヒル封じ誘電体を有する絶縁体上半導体集積回路装置。
（８５）第（８４）項に記載した絶縁体上半導体集積回
路装置に於て、前記側壁カプセル封じ誘電体の厚さが５
００人より大きい絶縁体上半導体集積回路装置。
（８６）第（８４）項に記載した絶縁体上半導体集積回
路装置に於て、前記側壁カプセル封じ誘電体の等価誘電
体厚さが５００人の二酸化シリコンより大きい絶縁体上
半導体集積回路装置。
（８７）第（８２）項に記載した絶縁体上半導体集積回
路装置に於て、前記メサの厚さが包括的に０゜１乃至１
ミクロンである絶縁体上半導体集積回路ｆｉ置。
（８８）　　第（８２）項に記載した絶縁体上半導体集
積回路装置に於て、前記メサの最小の幅が包括的に０．
５乃至１０ミクロンである絶縁体上半導体集積回路装置
。
（８９）第（８２）項に記載した絶縁体上半導体集積回
路装置に於て、前記メサが■−ｖ族半導体材料で構成さ
れる絶縁体上半導体集積回路装置。
（９０）第（８２）項に記載した絶縁体上半導体集積回
路装置に於て、前記メサの半導体材料が実質的にシリコ
ンで構成されている絶縁体上半導体集積回路ＩＬ （９１）第（８２）項に記載した絶縁体上半導体集積回
路装置に於て、前記メサの半導体材料が実質的にシリコ
ン及び炭化シリコンの混合物で構成されている絶縁体上
半導体集積回路装置。
（９２）第（９１）項に記載した絶縁体上半導体集積回
路装置に於て、前記メサの半導体材料が、０＜ｘ≦１ として、Ｓ　ｉ　Ｃ，ｘとシリコンの不均質な層状混合
物で実質的に構成されている絶縁体上半導体集積回路Ｈ
置。
（９３）第（８２）項に記載した絶縁体上半導体集積回
路装置に於て、前記メサの半導体材料が５０原子％より
多くのシリコンを持ち、垂直方向に変化するバンドギャ
ップを持つ絶縁体上半導体集積回路Ｉ置。
（９４）第（８２）項に記載した絶縁体上半導体集積回
路装置に於て、前記マスク層及び／又は該マスク層上の
側壁フィラメントによって実質的に覆われている場所を
除いて、前記半導体材料をエツチングによって除く工程
により、略垂貞な側壁の角度を持つ半導体のメサが残る
様にした絶縁体上半導体集積回路装置。
（９５）第（９４）項に記載した絶縁体上半導体集積回
路装置に於て、前記メサの側壁の角度が包括的に８７°
乃至９０°の範囲内である絶縁体上半導体集積回路装置
。
（９６）第（８２）項に記載した絶縁体上半導体集積回
路装置に於て、予定の半導体メサにバイポーラ・トラン
ジスタを設けた絶縁体上半導体集積回路装置。
（９７）第（８２）項に記載した絶縁体上半導体集積回
路装置に於て、予定の半導体メサに電界効果トランジス
タを有する絶縁体上半導体集積回路￥７Ｉ１２１？。
（９８）第（９７）項に記載した絶縁体上半導体集積回
路装置に於て、前記電界効果トランジスタがＭＥＳＦＥ
Ｔトランジスタである絶縁体上半導体集積回路装置。
（９９）その表面に単結晶半導体材料の層を持っ１講板
を絶縁体の層に重ねて設け、該単結晶半導体層の」二に
パターンを定めたマスク層を設け、該マスク層は前記半
導体層の内、能動装置を形成しようとする予定の部分を
覆う様なパターンとし、前記半導体材料の内、実質的に
前記マスク層によって覆われていない部分にチャンネル
・ストッパ・ドーパントを打込み、前記パターンを定め
たマスク層上に側壁フィラメントを形成して、該フィラ
メントを持つパターンを定めたマスク層が、前記半導体
層の全部を覆わないが、マスク＠単独で覆われるより６
一層大きな割合の半導体層を覆う様にし、前記マスク層
及び／又は該マスク層上の側壁フィラメントによって実
質的に覆われている場所を除いて、半導体材料をエツチ
ングによって除ぎ、該エツチング工程によって前記絶縁
体の区域によって分離された半導体メサが残る様にし、
前記半導体メサの少なくともある部分を覆う誘電体を設
け、導電材料のパターンを定めた薄膜を形成し、該導電
材料のパターンを定めた薄膜が、前記メサ内にヂ１シン
ネル領域を持つ電界効果１−ランジスタのゲートとなる
様にする工程によって製造された絶縁体上半導体装置。
（１００）　　第（９９）項に記載した絶縁体上半導体
装置に於て、前記打込み工程が、前記半導体材料の内、
前記マスク層によって覆われていないある予定の部分に
だけドーパントを導入するが、前記マスク層によって覆
われていない半導体材料の他の部分には導入しない絶縁
体上半導体装置。
（１０１）　　第（１００）項に記載した絶縁体上半導
体装置に於て、前記電界効果トランジスタがｐチャンネ
ル・トランジスタ及びｎチャンネル・トランジスタの両
方を含み、前記別のマスク層が、前記ｎチャンネル・ト
ランジスタは保護しないが、前記ｐチャンネル・トラン
ジスタの予定の場所を打込まれたチャンネル・ストッパ
・ドーパントから保護する絶縁体上半導体装置。
（１０２）　　第（９９）項に記載した絶縁体上半導体
装置に於て、誘電体を形成する工程が、前記メサの予定
の能動装置領域のＦにゲート絶縁体を形成し、夫々のメ
サの側壁の上にカプセル封じ誘電体を形成する部分工程
を含む絶縁体上半導体装置。
（１０３）　　第（１０２）項に記載した絶縁体上半導
体装ｎに於て、前記カプセル封じ誘電体が略合てのメサ
の略合ての側壁の上に形成される絶縁体上半導体装置。
（１０４）　　第（９９）項に記載した絶縁体上半導体
装置に於て、前記メサの下の絶縁体領域が、実質的に二
酸化シリコンで構成される絶縁体上半導体装置。
（１０５）　　第（９９）項に記載した絶縁体上半導体
装置にたて、前記メサの下にある絶縁体が、０．９９＜
Ｘ≦１．１ ０≦ｙ≦２ ３ン として、実質的に５ｉｘＯ７Ｎ２で構成されている絶縁
体上半導体ｉ酉。
（１０６）　　第（９９）項に記載した絶縁体上半導体
装置に於て、前記メサの厚さが包括的に０．１乃至１ミ
クロンである絶縁体上半導体装置。
（１０７）　　第（９９）項に記載した絶縁体上半導体
装置に於て、前記メサの最小の幅が包括的に０．５乃至
１０ミクロンである絶縁体上半導体装置。
（１０８）　　第（９９）項に記載した絶縁体上半導体
装置に於て、前記メサが■−ｖ族半導体材料で構成され
る絶縁体上半導体装置。
（１０９）　　第（９９）項に記載した絶縁体上半導体
装置に於て、前記誘電体を形成する工程が、前記メサの
側壁の上に不活性化誘電体層を形成すると共に、夫々の
メサの予定の能動装置領域の上に、前記不活性化誘電体
よりも一層薄いゲート誘電体をも形成する絶縁体上半導
体装置。
（１１０）　　第（１０９）項に記載した絶縁体上半導
体装置に於て、前記ゲート誘電体の等１ｉｉ誘電体厚さ
が５００人の二酸化シリコンより小ざい絶縁体上半導体
装置。
（１１１）　　第（１０９）項に記載した絶縁体上半導
体装置に於て、前記側壁不活性化誘電体の等価厚さが５
００人の二酸化シリコンより大きい絶縁体上半導体装置
。
（１１２）　　第（１０９）項に記載した絶縁体上半導
体装置に於て、前記メサ領域が実質的にシリコンで構成
される絶縁体上半導体装置。
（１１３）　　第（９９）項に記載した絶縁体上半導体
装置に於て、前記導電材料のパターンを定めた薄膜が多
結晶であって、３０原子％より多くのシリコンを含む絶
縁体上半導体装置。
（１１４）　　第（９９）項に記載した絶縁体上半導体
装ｌに於て、前記メサの半導体材料が実質的にシリコン
で構成される絶縁体上半導体装置。
（１１５）　　第（９９）項に記載した絶縁体上半導体
装置に於て、前記メサの半導体材料がシリコン及び炭化
シリコンの混合物で実質的に構成される絶縁体上半導体
装置。
（１１６）　　第（１１５）項に記載した絶縁体上半導
体装置に於て、前記メサの半導体材料が、０＜Ｘ≦１と
して、５ｉＣｘとシリコンの不均質な層状混合物で実質
的に構成される絶縁体上半導体装置。
（１１７）　　第（９９）項に記載した絶縁体上半導体
装置に於て、前記メサの半導体材料が５０原子％より多
くのシリコンを含み、垂直方向に変化するバンドギャッ
プを持つ絶縁体５Ｆ半導体１″１１゜（１１８）　　第
（９９）項に記載した絶縁体上半導体装ｎに於て、前記
マスク層及び／又は該マスク層上の側壁フィラメントに
よって実質的に覆われている場所を除いて、前記半導体
材料を１ツブングによって除く工程により、略垂直な側
壁の角麿を持つ半導体のメサが残る様にした絶縁体［半
導体装置。
（１１９）　　第（１１８）項に＆！載した絶縁体上半
導体装置に於て、前記メサの側壁の角度が包括的に８７
°乃至９０”の範囲内である絶縁体上半導体装置。
（１２０）　　その表面にシリコンで構成された単結晶
半導体材料の層を持つ基板を絶縁体の層に重ねて設け、
前記単結晶半導体層の上にパターンを定めたマスク層を
設け、該マスク層は前記半導体層の内、能ｅＶｉａを形
成しようとする予定の部分を覆う様なパターンとし、前
記半導体材料の内、前記マスク層によって覆われていな
いある部分にｐ形ヂャンネル・ストッパ・ドーパントを
打込み、前記パターンを定めたマスク層上に側壁フィラ
メントを形成して、該フィラメントを持つパターンを定
めたマスク層が、前記半導体層の全部を覆わないが、マ
スク層単独で覆うよりも一層大きな割合の半導体層を覆
う様にし、前記マスク層及び／又は該マスク層上の側壁
フィラメントによって実質的に覆われている場所を除い
て、前記半導体材料をエツチングによって除き、該エツ
チング工程が前記絶縁体の区域によって分館された半導
体メサを残す様にし、該半導体メサの少なくともある部
分を覆う誘電体を設け、導電材料のパターンを定めた１
ＷＦＪを形成し、該導電林料のパターンを定めた１ＷＩ
Ｉが、その周縁に沿って前記チャンネル・ストッパ打込
み工程によって導入されたドーパント原子の混合物を含
む、あるメサ内にヂャンネル領域を持つｎチＶンネル形
電界効果トランジスタ、及び他のメサ内にヂャンネル領
域を持つｐチャンネル形電界効果トランジスタのゲート
となる工程によってｗＩＪ造された絶縁体上半導体５Ａ
品。
（１２１）　　第（１２０）項に記載した絶縁体ヒ半導
体＆胃に於て、誘電体を形成する工程が、前記メサの予
定の能動ｉ！置領領域上にゲート絶縁体を形成し、夫々
のメサの側壁の上にカプセル封じ誘電体を形成する部分
工程を含む絶縁体上半導体装置。
（１２２）　　第（１２１）項に記載した絶縁体上半導
体装置に於て、前記カプセル封じ誘電体が略合てのメサ
の略合ての側壁の上に形成される絶縁体上半導体装ε。
（１２３）　　第（１２Ｇ）項に記載した絶縁体上半導
体装置に於て、前記メサの下にある絶縁体領域が、実質
的に二酸化シリコンで構成される絶縁体上半導体装置。
（１２４）　　第（１２０）項に記載した絶縁体上半導
体装置に於て、前記メサの下にある絶縁体が、０．９９
＜ｘ≦１．１ ０≦ｙ≦２ として、実質的に５ｔｘＯ，Ｎ２で構成されている絶縁
体Ｆ半導体装置。
（１２５）　　第（１２０）項に記載した絶縁体上半導
体装置に於て、前記メサの厚さが包括的に０．１乃至１
ミクロンである絶縁体上半導体装置。
（１２６）　　第（１２０）項に記載した絶縁体上半導
体ＫＷに於て、前記メサの最小の幅が包括的に０．５乃
１１１０ミクロンである絶縁体上半導体装置。
（１２７）　　第（１２０）項に記載した絶縁体上半導
体装置に於て、誘電体を形成する工程が、前記メサの側
壁の上に不活性化誘電体層を形成すると共に、夫々のメ
サの予定の能動装イ領域の上に、前記不活性化誘電体よ
りも一層薄いゲート誘電体をも形成する絶縁体上半導体
装置。
（１２８）　　第（１２７）項に記載した絶縁体上半導
体装置に於て、前記ゲート誘電体の等価誘電体厚さが５
００人の二酸化シリコンより小さい絶縁体上半導体装置
。
（１２９）　　第（１２７）項に記載した絶縁体上半導
体装置に於て、前記ｖＡ壁不活性化誘電体の等ＩＩｉ厚
さが５００人の二酸化シリコンより大きい絶縁体上半導
体装置。
（１３０）　　第（１２７）項に記載した絶縁体上半導
体装置に於て、前記ゲート誘電体が成長による絶縁体上
半導体装置。
（１３１）　　第（１２Ｇ）項に記載した絶縁体上半導
体装置に於て、前記導電材料のパターンを定め／Ｃ簿膜
が多結晶であって、３０原子％より多くのシリコンを持
っている絶縁体上半導体装置。
（１３２）　　第（１２０）　Ｉｉに記載した絶縁体上
半導体装置に於て、前記メサの半導体材料が５０原子％
より多くのシリコンを持ち、垂直方向に変化するバンド
ギャップを持つ絶縁体上半導体装置。
（１３３）　　第（１２０）項に記載した絶縁体上半導
体装置に於て、前記マスク層及び／又は該マスク層上の
側壁フィラメントによって実質的に覆われている場所を
除いて、前記半導体材料をエツチングにＪ：って除く工
程により、略垂直の側壁の角度を持つ半導体メサが残る
様にした絶縁体上半導体装置。
（１３４）　　第（１３３１項に記載した絶縁体上半導
体装置に於て、前記メサの側壁の角度が包括的に８７゛
乃至９０°の範囲内である方法。
（１３５）　　その表面に単結晶半導体材料を持つ基板
を設け、該単結晶半導体磨の上にパターンを定めたマス
ク層を設け、該マスク層は前記半導体層の内、能動装置
を形成しようとする予定の部分を覆う様なパターンとし
、前記半導体材料の内、実７１的に前記マスク熱によっ
て覆われていない少なくともある部分にドーパントを打
込み、前記パターンを定めたマスク層上に側壁フィラメ
ントを形成して、該フィラメントを持つパターンを定め
たマスク禎が、前記半導体βの全部を覆わないが、前記
マスク層単独で覆うよりも一層大きな割合の半導体層を
覆う様にし、前記単結晶半導体材料の少なくともある部
分をエツチングによって除いて、トレンチを形成し、前
記甲結晶半導体ｔ４ｎ内に１つ又は更に多くの能動装置
を製造する工程によって製造された集積回路装置。
（１３６）　　第（１３５）項に記載した集積回路装置
に於て、前記打込み工程の前に、別のマスク層を用いて
前記半導体材料の予定の部分を７スクする部分工程を含
み、前記半導体材料の内、前記マスク層によって覆われ
ていない全部の部分がドーパント打込み工程にかけられ
ない様にした集積回路装置。
（１３７）　　第（１３５）項に記載した集積回路装置
に於て、略合でのトレンチの略合での側壁の上にカプセ
ル封じ誘電体を形成する後続の工程を含む集積回路装置
。
（１３８）　　第（１３５）項に記載した集積回路装置
に於て、前記トレンチの深さが包括的に０．２乃至１ミ
クロンである集積回路装置。
（１３９）　　第（１３５）項に記載した集積回路装置
に於て、前記トレンチの最大の幅が包括的に０．５乃至
１．５ミクロンであるＷｌ：積回路装置。
（１４０）　　第（１３５）項に記載した集積回路装置
に於て、前記エツチング工程により、略垂直な側壁の角
度を持つトレンチが残る様にした集積回路装置。
（１４１）　　ＩＴ　（１４Ｇ）　項１．：　記ＩＩ　
Ｌ、、　タ集ｖ４回路１！胃ニ於て、前記トレンチの側
壁の角度が包括的に８７°乃至９０”の範囲内である集
積回路装置。
（１４２）　　第（１３５）項に記載した集積回路装置
に於て、前記トレンチを横方向に延長して、前記半導体
材料の内、人々能動装置を持つ領域を分離した集積回路
５Ａ胃。
（１４３）　　第（１３５）項に記載した集積回路装置
に於て、前記トレンチは夫々４１大の長さがその最小の
幅の２倍以下である集積回路装置。
（１４４）　　絶縁体Ｆシリコン装置（酸化物上シリコ
ン、窒化物上シリコン、及びサファイヤ上シリコン装置
を含む）に対して側壁チャンネル・ストッパを作る新し
い方法を開示した。モートａ域１１．１３（能動装置が
形成される場所）は厚いマスク材料２４）によって覆わ
れているが、高エネルギ打込み工程が露出したシリコン
領１４１４’　に追加のドーピングを導入する。メサ・
エッチを実施して、個々の能動装置領域３２を隔ｍする
前に、能動装置領１ａ３２の予定の場所を覆うマスク材
料２４の壁の上にフィラメント２８を形成する。その後
、もとのマスク材料２４だけでなく、側壁フィラメント
２８によっても遮られる様な組成物を用いて、メサ・エ
ッチを実施する。この為、領域１４′に対する打込みに
よって限定されたドーピング・レベルがメサ３２の側壁
の中にも伸びるが、その距離は、ドーパントの横方向拡
散長だけでなく、側壁フィラメント２８の厚さによって
らｉ、ＩＩ　ＩＩＩされる。
【図面の簡単な説明】
第１Ａ図乃至第１Ｌ図は本発明の方法の流れを示す図で
あり、第１Ｌ図は本発明にＪ二って製造された実施例の
装置を示す。 主な符号の説明 １１．１３：モート領域 １２：埋込み層 １４：申結品シリコン層 ２４：マスク層 ２８：側壁フィラメント ３２：メサ

Claims (2)

    【特許請求の範囲】
  1. （１）絶縁体上半導体集積回路構造を製造する方法に於
    て、その表面に単結晶半導体材料の層を持つ基板を絶縁
    体の層に重ねて設け、前記単結晶半導体層の上にパター
    ンを定めたマスク層を設け、該マスク層は前記半導体層
    の内、能動装置を形成しようとする予定の部分を覆う様
    なパターンになっており、前記半導体材料の内、前記マ
    スク層によつて覆われていない少なくとも若干の部分に
    実質的にドーパントを打込み、前記パターンを定めたマ
    スク層の上に側壁フィラメントを形成して、該フィラメ
    ントを持つパターンを定めたマスク層が、前記半導体層
    の全部は覆わないが、前記マスク層だけで覆われていた
    よりも一層大きな割合の半導体層を覆う様にし、前記単
    結晶半導体材料の少なくともある部分をエッチングによ
    つて除いて、前記絶縁体上に前記単結晶半導体材料の分
    離されたメサを形成し、該メサ内に能動装置を製造する
    工程を含む方法。
  2. （２）その表面に単結晶半導体材料の層を持つ基板を絶
    縁体の層に重ねて設け、該単結晶半導体層の上にパター
    ンを定めたマスク層を設け、該マスク層は前記半導体層
    の内、能動装置を形成しようとする予定の部分を覆う様
    なパターンになっており、前記半導体材料の内、前記マ
    スク層によって覆われていない少なくとも若干の部分に
    実質的にドーパントを打込み、前記パターンを定めたマ
    スク層に側壁フィラメントを形成して、該フィラメント
    を持つパターンを定めたマスク層が、前記半導体層の全
    部は覆わないが、マスク層だけで覆われていたよりも一
    層大きな割合の半導体層を覆う様にし、前記単結晶半導
    体材料の少なくともある部分をエッチングによつて除い
    て、前記絶縁体上に単結晶半導体材料の分離されたメサ
    を形成し、該メサ内に能動装置を製造する工程によつて
    製造された絶縁体上半導体集積回路装置。
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