JPS63288068A

JPS63288068A - 半導体装置

Info

Publication number: JPS63288068A
Application number: JP62123313A
Authority: JP
Inventors: Katsuhiko Sudo; 克彦須藤
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1987-05-20
Filing date: 1987-05-20
Publication date: 1988-11-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は半導体装置に関するものであり、更に詳しく言
えば高速動作、大電流駆動および高集積化が可能な新規
な半導体装置の構造に関するものである。

（ロ）従来の技術第４図は従来例に係る半導体装置の構造を示す断面図で
ある。（１）はＮ型Ｓｉ基板、（２）は厚いフィールド
Ｓｉｇｎ膜、（３）と（４）はＰ型拡散層からなるソー
スとドレイン、（６）はポリＳｉ膜からなるゲート電極
、（７）と（８）はＡｊ！電極からなるソース電極とド
レイン電極である。

また（５）はソース端の開口部から拡散されて形成され
るＮ型拡散層であり（Ｄｉｆｆｕｓｅｄ　　５ｅｌｆ　
−Ａｌｉｇｎｅｄ構造）、このＮ型拡散層の表面の不純
物濃度はＮ型Ｓｉ基板（１）の不純物濃度よりも濃い。

この構造のＰｆ〜ネルＭＯＳトランジスタによれば、Ｎ
型拡散層（５）によりパンチスルー電圧を上げることが
できるので、よりショートチャネル　−化が可能な高速
・高密度の半導体集積回路の製造が可能となる。

なお斯上した半導体装置は特開昭５９−１１７２６８号
公報（ＨＯＩＬ　２９／７８）等で周知である。

（ハ）発明が解決しようとする問題点しかし、従来例の構造によれば次のような問題点がある
。

（１）チャネル領域はＳｉ基板の表面に限定されるので
、大電流駆動のためにはそれに対応した広い面積を必要
とする。

（２）バンチスルー電圧が向上してトランジスタのショ
ートチャネル化が可能であるが、Ｎ型拡散層（５）はソ
ース端の開口部からの拡散によって形成′するものであ
るから、Ｓｉ基板（１）の表面における不純物濃度の制
御が困難である。このためＰチャネルトランジスタのＶ
ｔｈの制御も困難である。

（３）デバイスに電源電圧を供給する電源ラインを配す
る配線領域をゲート電極（６）に近接して必要とするの
で、高密度化が困難である。

（ニ）問題点を解決するための手段本発明は斯上した種々の問題点に鑑みてなきれ、エピタ
キシャル層に設けた開口部の側面に縦方向にＭＯＳトラ
ンジスタを形成し且つ埋め込み層を用いてソースの取り
出しを行うことにより、従来の問題点を解決した半導体
装置を提供するものである。

（＊）作用ソースは金属膜（合金膜）を介して埋め込み層に電気的
に接続されているので、電源電圧は埋め込み層を介して
供給される。これにより取り出し領域を任意の位置に設
けられ、従来のような特別の電源ラインのためのスペー
スは不要となる。

チャネル領域は開口部の側壁を利用しているので、狭い
面積で広いチャネル幅を有するトランジスタの形成が可
能になる。これにより大電流駆動デバイスの高密度化が
可能となる。

またトランジスタのバンチスルー電圧を上げるために形
成されるＮ型拡散層は、高電圧イオン注入によって容易
に形成することができる。これにより所定のショートチ
ャネルおよび所定の閾値電圧を有するトランジスタを、
制御良く製造することが可能となる。

（〜）実施例第１図は本発明の半導体装置の構成を示す断面図である
。

（１１）はＮ−型のシリコン基板、（１２）はＮ−型の
エピタキシャル層、（１３）はＮ−型のウェル領域、（
１４）は不純物濃度の高いＮ０型の埋め込み層、（１５
）はウェル領域（ロ）に形成したトレンチ状の開口部、
（１６）は開口部（１５）の底に形成された金属膜（合
金膜）　、　（１７）は金属膜（１６）上に形成された
Ｐ′″型のソース、（１ｇ）はウェル領域（１３）表面
の開口部（１５）端に形成きれたＰ′″型のドレイン、
（１９）はエピタキシャル層（１２）内のソース（１７
）周辺に形成されたＮ型エピタキシャル層（１２）より
も不純物濃度の高いＮ型拡散層、（２０）はエピタキシ
ャル層（１２）を貫通し堰め込み層（１４）まで到達す
るＮ０型の取り出し領域である。また（２１）はソース
（１７）、Ｎ型拡散層（１９）、Ｎ型エピタキシャル層
（１２）およびドレイン（１８）の開口部（１５）側面
を被覆するゲート絶縁膜であり、（２２）はポリシリコ
ンからなるゲート電極である。

第２図は本発明の半導体装置の上面図であり、ｌ−１ｆ
ｉ断面図が第１図と対応している０図において、（２３
）はＡ１層よりなるドレイン電極、（２４）は取り出し
領域（２０）とコンタクトしたソース電極、（１５）は
開口部である。

本発明の特徴は以下の２つの点にある。第１は開口部（
１５）の側面のドレイン（１８）とソース（１７）間に
エピタキシャル層（１２）の深き方向にチャネルを形成
し、狭い面積で広いチャネル幅を確保している。第２は
ソース（１７）を金属膜（１６）を介して埋め込み層（
１４）と接続し、取り出し領域（２０）からソース電極
（２４）を取り出しているので、大電流を流せる導電路
を形成でき、大電流駆動デバイスを実現できる。

次に本発明の半導体装置の製造方法について説明する。

第３図Ａ乃至第３図Ｆに各製造工程の断面図を示す。

（１）第３図Ａに示すように、不純物濃度の低いＮ−型
のシリコン基板（１１）の上に選択的にＮ９型の埋め込
み層（１４）を選択拡散し、続いて基板（１１）上にＮ
−型のエピタキシャル層（１２）を生長する０次にエピ
タキシャル層（１２）表面よりＮ′″型のウェル領域（
１３）を埋め込み層（１４）まで到達する様にイオン注
入で形成し、エピタキシャル層（１２）表面にはフィー
ルド領域となる部分に厚いＬＯＣＯ８法により形成した
絶縁膜（２５）を形成する。なおエピタキシャル層（１
２）表面よりＮ０型の取り出し領域（２０）も拡散して
埋め込み層（１４）と連結している。

（２）第３図Ｂに示すように、レジスト膜（２６）を介
して高電圧イオン注入によりエピタキシャル層（１２）
の底部にリンイオンを打込んでＮ型拡散層（１９）を形
成する。またエピタキシャル層（１２）の表面にボロン
イオンを打込んでＰ０型のドレイン（１８）を形成する
。なおＮ型拡散層（１９）の不純物濃度は、作成すべき
ＰチャネルトランジスタのＶｔｈおよびバンチスルー電
圧を考慮して定める。

（３）次に第３図Ｃに示すように、絶縁膜（２５）およ
びエピタキシャル層（１２）を異方性エツチングして開
口部（１５）を形成する。なお開口部（１５）は埋め込
み層（１４）まで達する。

（４）次いでスパッタ法によりタングステン（Ｗ）を被
着した後、アニーりングを行うことによりＷＳｉ膜（１
６）を形成する（第３図Ｄ）、その後、絶縁膜（２５）
上のＷ膜を除去する。

（５）次にボロンイオン（「）を十分に打込んでＷＳｉ
膜（１６）（７）上部にソー　ｘ　（１７）を形成する
（第３図Ｅ）。

（６）次いで熱酸化により薄いゲート絶縁膜（２１）を
形成して、ソース（１７）、Ｎ型拡散層（１９）、エピ
タキシャル層〈１２）およびドレイン（１８）の表面を
被覆する。その後、ポリＳｉ膜からなるゲート電極（２
２）、取り出し領域（２０）とフンタクトしたＡｌ膜よ
りなるソース電極（２４）、層間絶縁膜としてのＳｉｎ
。

膜（２７）およびＡｌ膜からなるドレイン電極（２３）
を形成することにより、本発明の実施例に係るＰチャネ
ルトランジスタが完成する。

このように、本発明の実施例によればソース（１７）は
ＷＳｉ膜（１６）を介してＮ′″型埋め込み層（１０に
電気的に接続しているので、取り出し領域（２０）を介
して埋め込み層（１４）から電源電圧を供給することが
できる。これにより電源電圧供給用の配線領域の設計が
自由となり、半導体装置の高密度化および高集積化が可
能となる。またチャネル領域として開口部の側壁全体を
利用できるので、小面積で大電流駆動のトランジスタを
製造することができる。更にバンチスルー電圧を上げる
ためのＮ型拡散層（１９）は高電圧のイオン注入により
形成されるので、その表面濃度の制御を容易に行うこと
ができ、所定のショートチャネル長および所定の閾値電
圧を有するトランジスタを作成できる。

なお実施例ではＰチャネルトランジスタについて説明し
たが、不純物の種類（Ｎ型又はＰ型）を適宜変えること
によりＮチャネルトランジスタについても適用可能であ
る。

（ト）発明の詳細な説明したように、本発明の半導体装置によれば次のよ
うな効果が得られる。

（１）チャネル領域は開口部の側壁を利用するので、小
面積で大電流を駆動するトランジスタを作成することが
できる。　・（２）トランジスタのバンチスルー電圧を制御する拡散
層はイオン注入により形成するので、その濃度制御が容
易である。従って所定の高速のショートチャネルトラン
ジスタの製造が可能となる。

（３）埋め込み層からトランジスタに電源電圧を供給す
ることができるので、電源ラインを設けるための配線領
域に自由度が増し、半導体装置の高密度化、高集積化が
可能となる。

【図面の簡単な説明】

第１図は本発明の半導体装置を説明する断面図、第２図は本発明の半導体装置を説明する上面図、第３図Ａ乃至第３図Ｆは本発明の半導体装置の製造方法
を説明する断面図、第４図は従来の半導体装置を説明する断面図である。（１１）はシリコン基板、　（１２）はエピタキシャル
層、　（１３）はウェル領域、　（１４）はＮゝ型埋め
込み層、　（１５）は開口部、　（１６）は金属膜、　
（１７）はソース、　　（１８）はドレイン、　（１９
）はＮ型拡散層、　　（２０）は取り出し領域、　（２
１）はゲート絶縁膜、　（ｚ２）はゲート電極である。

Claims

【特許請求の範囲】

（１）一導電型の半導体基板と、前記基板表面に形成さ
れた一導電型または逆導電型のウェル領域と、前記ウェ
ル領域底面に設けた前記ウェル領域と同導電型で高不純
物濃度の埋め込み層と、前記ウェル領域に形成した開口
部と、開口部の底面に設けた前記ウェル領域と逆導電型
のソース領域と、前記ソース領域下に設け前記埋め込み
層と電気的接続を行う金属膜または合金膜と、前記開口
部の側面を被覆するゲート絶縁膜と、前記開口部の基板
表面に設けられた前記ウェル領域と逆導電型のドレイン
領域と、前記ゲート絶縁膜上に設けられたゲート電極と
を有することを特徴とした半導体装置。