JPH0315825B2 - - Google Patents

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JPH0315825B2
JPH0315825B2 JP60014729A JP1472985A JPH0315825B2 JP H0315825 B2 JPH0315825 B2 JP H0315825B2 JP 60014729 A JP60014729 A JP 60014729A JP 1472985 A JP1472985 A JP 1472985A JP H0315825 B2 JPH0315825 B2 JP H0315825B2
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gate electrode
impurity diffusion
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Yokogawa Electric Corp
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体装置に関するものであり、詳
しくは、同一チツプに高耐圧DMOS（diffused
MOS）と論理用CMOSとが混合形成された半導
体装置に関するものである。
（従来の技術） 半導体集積回路の一種に、高耐圧DMOSと論
理用CMOSとが１チツプに一体形成されたもの
がある。
第３図は、従来のこのような装置の一例を示す
構成説明図であり、同一チツプVDMOS
（vertical DMOS）１とNMOS２およびPMOS
３が形成された例を示している。
第４図は、このような装置の製造工程例の要部
説明図である。第４図ａにおいて、４はｐ型のシ
リコン基板であり、この基板４の表面にはｎ型不
純物の拡散領域５が形成された後にｎ型のエピタ
キシヤル層６が形成されている。このエピタキシ
ヤル層６には、基板４に達するようにしてｐ型不
純物の拡散領域７が形成されるとともに拡散領域
５に達するようにしてｎ型不純物の拡散領域８が
形成され、その後、表面の全面には酸化膜９が形
成されている。そして、この酸化膜９のNMOS
２が形成される部分には穴を開けてｐ型不純物の
拡散領域がｐウエル１０として形成され、その表
面には再度酸化膜が形成されている。第４図ｂに
おいて、酸化膜９のVDMOS１が形成される部分
に穴を開けてエピタキシヤル層６の表面近傍には
ｐ型不純物の拡散領域１１が形成され、さらにこ
の拡散領域１１にはｎ型不純物の拡散領域１２が
形成されている。そして、これらの表面にも再度
酸化膜が形成されている。第４図ｃにおいて、酸
化膜９のNMOS２およびPMOS３が形成される
部分に穴を開けてｐウエル１０にはｎ型不純物の
拡散領域１３が形成されるとともにエピタキシル
層６にはｐ型不純物の拡散領域１４が形成され、
これらの表面にも再度酸化膜が形成されている。
このようにしてエピタキシヤル層６に所定の拡散
領域を形成して各拡散領域の表面に酸化膜を形成
した後、酸化膜９の各ゲート電極に対応した所定
の位置に穴を開けてゲート酸化膜１５ａ〜１５ｃ
を形成し、さらに酸化膜９の各ソース電極および
ドレイン電極に対応した所定の位置に穴を開けて
これらゲート酸化膜１５および各拡散領域に金属
電極１６を設けることにより、第３図に示すよう
な半導体装置が実現できる。
（発明が解決しようとする問題点） しかし、従来のこのような構造によれば、
NMOS２が形成されるエピタキシヤル層６の表
面近傍にはｐ型不純物の拡散領域がｐウエル１０
として比較的深く形成されていることから、この
ｐウエル１０の面積が比較的大きくなつて高密度
集積化の阻害要因となり、好ましくない。また、
ｐウエル１０を形成するための工程が増えるとと
もに、NMOS２をｐウエル１０を用いて構成し
ていることからVDMOS１、NMOS２および
PMOS３の閾値を合わせるための制御も必要に
なり、生産性にも問題がある。
本発明は、このような点に着目したものであつ
て、その目的は、同一チツプに高耐圧DMOSと
論理用CMOSとが混合形成された半導体装置に
おいて、回路集積度および生産性を高めることに
ある。
（問題点を解決するための手段） このような目的を達成する本発明は、同一チツ
プに高耐圧DMOSと論理用CMOSとが混合形成
された半導体装置において、 前記DMOSは、長さL1のゲート電極と、この
ゲート電極をマスクにして深さxjに拡散されるｐ
型不純物とを含み、これらゲート電極の長さL1
とｐ型不純物の深さxjはL1＞2xjの関係が成立す
るように設定され、 前記CMOSは、長さL2のゲート電極と、この
ゲート電極をマスクにして深さxjに拡散されるｐ
型不純物とを含み、これらゲート電極の長さL2
とｐ型不純物の深さxjはL2＜2xjの関係が成立す
るように設定されたことを特徴とする。
（実施例） 以下、図面を用いて詳細に説明する。
第１図は本発明の一実施例を示す構成説明図、
第２図は第１図の装置の製造工程例の要部説明図
であり、第３図および第４図と同一部分には同一
符号を付けている。第２図ａは第４図ａとほぼ同
一の状態にある。第２図ｂにおいて、酸化膜９の
各素子１〜３に対応した部分に穴を開けて各素子
１〜３のゲート酸化膜１７ａ〜１７ｃを形成し、
さらにこれらゲート酸化膜１７ａ〜１７ｃの表面
の所定の位置には選択的に例えば多結晶シリコン
のような高融点導体よりなるゲート電極１８ａ〜
１８ｃを形成する。そして、ゲート電極１８ａを
マスクにしてVDMOS１が形成される部分のエピ
タキシヤル層６の表面近傍にイオン注入およびド
ライブ拡散によりｐ型不純物の拡散領域１９ａを
形成するとともに、ゲート電極１８ｂをマスクに
してNMOS２が形成される部分のエピタキシヤ
ル層６の表面近傍にイオン注入およびドライブ拡
散によりｐ型不純物の拡散領域１９ｂを形成す
る。ここで、VDMOS１のゲート電極１８ａの長
さをL1、NMOS２のゲート電極１８ｂの長さを
L2、ｐ型不純物の拡散領域１９ａ，１９ｂの拡
散の深さをxjとし、横方向にも深さ方向と同様に
拡散が行われるものとすると、これらの間には、 L1＞2xj、L2＜2xj の関係が成立するように設定しておく。
その後、第２図ｃに示すように、VDMOS１の
ソースのためにｐ型不純物の拡散領域１９ａの表
面近傍にイオン注入およびドライブ拡散によりｎ
型不純物の拡散領域２０ａを形成し、NMOS２
のソースおよびドレインのためにｐ型不純物の拡
散領域１９ｂの表面近傍にイオン注入およびドラ
イブ拡散によりｎ型不純物の拡散領域２０ｂを形
成し、PMOS２のソースおよびドレインのため
にエピタキシヤル層６の表面近傍にイオン注入お
よびドライブ拡散によりｐ型不純物の拡散領域２
１を形成する。このようにしてエピタキシヤル層
６に所定の拡散領域を形成した後、酸化膜９の各
ソース電極およびドレイン電極に対応した所定の
位置に穴を開けて各拡散領域に導体２２ａ〜２２
ｆを設けることにより、第１図に示すような半導
体装置が実現できる。ここで、導体２２ａは
VDMOS１のソース電極となり、導体２２ｂは
VDMOS１のドレイン電極となり、導体２２ｃ，
２２ｄはNMOS２のソース、ドレイン電極とな
り、導体２２ｅ，２２ｆはPMOS３のソース、
ドレイン電極となる。
このような構成において、NMOS２を形成す
るｐ型不純物の拡散領域２１ｂはゲート電極１８
ｂの下部で接続されていることから、従来のｐウ
エルと同様の機能を持つことになり、従来必要で
あつたｐウエルの拡散工程を省略することができ
るとともにｐウエルの面積の大きさに起因する高
密度集積化の阻害要因もなくなつてより集積度を
高めることができる。そして、VDMOS１および
NMOS２に着目すると、これらはほぼ等しい拡
散深さを有するｐ型不純物の拡散領域１９ａ，１
９ｂにほぼ等しい拡散深さを有するｎ型不純物の
拡散領域２０ａ，２０ｂが形成されていることか
らほぼ等しい閾値となり、製造工程における制御
パラメータを１つ減らせることから生産管理が容
易になる。
（発明の効果） 以上説明したように、本発明によれば、同一チ
ツプに高耐圧DMOSと論理用CMOSとが混合形
成された半導体装置において、回路集積度および
生産性を高めることができる。
【図面の簡単な説明】
第１図は本発明の一実施例を示す構成説明図、
第２図はその製造工程例の要部説明図、第３図は
従来の装置の一例を示す構成説明図、第４図はこ
のような装置の製造工程例の要部説明図である。 １……VDMOS、２……NMOS、３……
PMOS、４……ｐ型シリコン基板、５，８，２
０……ｎ型不純物拡散領域、６……ｎ型エピタキ
シヤル層、７，１９，２１……ｐ型不純物拡散領
域、９……酸化膜、１７……ゲート酸化膜、１８
……ゲート電極、２２……導体。

Claims (1)

  1. 【特許請求の範囲】 １ 同一チツプに高耐圧DMOSと論理用CMOS
    とが混合形成された半導体装置において、 前記DMOSは、長さL1のゲート電極と、この
    ゲート電極をマスクにして深さxjに拡散されるｐ
    型不純物とを含み、これらゲート電極の長さL1
    とｐ型不純物の深さxjはL1＞2xjの関係が成立す
    るように設定され、 前記CMOSは、長さL2のゲート電極と、この
    ゲート電極をマスクにして深さxjに拡散されるｐ
    型不純物とを含み、これらゲート電極の長さL2
    とｐ型不純物の深さxjはL2＜2xjの関係が成立す
    るように設定されたことを特徴とする半導体装
    置。
JP60014729A 1985-01-29 1985-01-29 半導体装置 Granted JPS61174666A (ja)

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