JPS63292255A - 論理キャッシュ - Google Patents
論理キャッシュInfo
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- JPS63292255A JPS63292255A JP62127519A JP12751987A JPS63292255A JP S63292255 A JPS63292255 A JP S63292255A JP 62127519 A JP62127519 A JP 62127519A JP 12751987 A JP12751987 A JP 12751987A JP S63292255 A JPS63292255 A JP S63292255A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、論理アドレスよシ物理アドレスへアドレスへ
の変換を行ないデータ・アクセスを行なう情報処理装置
におけるデータ・アクセスを高速化するキャッシュにお
いに、論理アドレスてよりキャッシュの検索が行なわれ
る論理キャッシュに関するものである。
の変換を行ないデータ・アクセスを行なう情報処理装置
におけるデータ・アクセスを高速化するキャッシュにお
いに、論理アドレスてよりキャッシュの検索が行なわれ
る論理キャッシュに関するものである。
従来の技術
従来の論理キャッシュとしては、例えば、日経エレクト
ロニクス１９７４ 、９ 、２４ Ｐ、Ｐ、 １８９
〜２１５に示されている。
ロニクス１９７４ 、９ 、２４ Ｐ、Ｐ、 １８９
〜２１５に示されている。
第３図はこの従来の論理キャッシュの構成図を示すもの
でちゃ、１００は検索する論理アドレスを保持する論理
アドレス・レジスタ（ＬＡＲ）、１０１はＬＡＲｌｏｏ
より読み出されるタグ、１０２はインデックス、１０３
はワード選択信号である。１２０はキャッシュ・タグで
、アドレス内のタグ部およびエントリの有効性を示すバ
リッド・フラグから構成される。１２１は、キャッシュ
・タグ部１２１よシ読み出されるタグ、１２２はバリッ
ド信号、１３０はキヤツシユ・データ部で２ワード構成
となっている。１３１はキャッシュ・データ部１３０よ
ｐ読み出さ九る出力データ、１３２はキャッシュやデー
タ部１３０の更新を行なうための更新データ、１４０は
ＬＡＲｌｏｏから出力されるタグ１０１とキャッシュ・
タグ部１２１よシ出力されるタグ１２１とを入力し比較
を行ない、一致／不一致信号１４１を出力する。
でちゃ、１００は検索する論理アドレスを保持する論理
アドレス・レジスタ（ＬＡＲ）、１０１はＬＡＲｌｏｏ
より読み出されるタグ、１０２はインデックス、１０３
はワード選択信号である。１２０はキャッシュ・タグで
、アドレス内のタグ部およびエントリの有効性を示すバ
リッド・フラグから構成される。１２１は、キャッシュ
・タグ部１２１よシ読み出されるタグ、１２２はバリッ
ド信号、１３０はキヤツシユ・データ部で２ワード構成
となっている。１３１はキャッシュ・データ部１３０よ
ｐ読み出さ九る出力データ、１３２はキャッシュやデー
タ部１３０の更新を行なうための更新データ、１４０は
ＬＡＲｌｏｏから出力されるタグ１０１とキャッシュ・
タグ部１２１よシ出力されるタグ１２１とを入力し比較
を行ない、一致／不一致信号１４１を出力する。
１５ｏはトランスファーゲートで、バリッド信号１２２
によって制御され、ヒツト信号１５１を出力する。１６
０はトランスファーゲートで、ワード部１３０の出力す
る出力データ１３１をデータ１６１へ出力し、ヒツト信
号１６１によって制御される。
によって制御され、ヒツト信号１５１を出力する。１６
０はトランスファーゲートで、ワード部１３０の出力す
る出力データ１３１をデータ１６１へ出力し、ヒツト信
号１６１によって制御される。
１１０は、キャッシュ制御レジスタ（ＣＡＣＲ）で、キ
ャッシュ・タグ部１２０の制御情報がセットされ、制御
信号１１１を出力し、キャッジ−・タグ部１２０を制御
する。ＣＡＣＲｌ １０内にはキャッシュ俸タグ１２０
内の全エントリのバリッド・フラグの無効化処理を行な
うクリア・フラグ（Ｃフラグ）および個々のエントリ毎
に無効化処理を行なうクリア・エントリフラグ（ＣＥフ
ラグ）があシ、それぞれの７ラグをセットすることによ
り無効化処理は実行される。なお、１１６は、キャッシ
ュ中アドレス・レジスタであっに、ＣＥフラグがセフ）
された際にタグ部１２０の無効化を行なうためのアドレ
スがセットされる、キヤツシユ・アドレス・レジスタ（
ＣＡＲ）である。
ャッシュ・タグ部１２０の制御情報がセットされ、制御
信号１１１を出力し、キャッジ−・タグ部１２０を制御
する。ＣＡＣＲｌ １０内にはキャッシュ俸タグ１２０
内の全エントリのバリッド・フラグの無効化処理を行な
うクリア・フラグ（Ｃフラグ）および個々のエントリ毎
に無効化処理を行なうクリア・エントリフラグ（ＣＥフ
ラグ）があシ、それぞれの７ラグをセットすることによ
り無効化処理は実行される。なお、１１６は、キャッシ
ュ中アドレス・レジスタであっに、ＣＥフラグがセフ）
された際にタグ部１２０の無効化を行なうためのアドレ
スがセットされる、キヤツシユ・アドレス・レジスタ（
ＣＡＲ）である。
以上のように構成された従来の論理キャッシュにおいて
は、検索を行なう論理アドレスがＬＡＲｌｏｏにセット
され、タグ１０１、インデクス１０２、およびワード選
択信号１０３として出力され、インデクス１０２はタグ
部１２０へ入力され対応するエントリのタグ情報が読み
出される、読みだされた情報の中で、タグ１２１はＬＡ
Ｒｌ。
は、検索を行なう論理アドレスがＬＡＲｌｏｏにセット
され、タグ１０１、インデクス１０２、およびワード選
択信号１０３として出力され、インデクス１０２はタグ
部１２０へ入力され対応するエントリのタグ情報が読み
出される、読みだされた情報の中で、タグ１２１はＬＡ
Ｒｌ。
の出力であるタグ１０１とともに比較器１４０へ入力さ
れ、比較が行なわれ、結果がトランスフ１−ゲート１６
０へ入力される。トランスフ１−ゲ−）１５０はタグ部
１２０の出力するバリッド信号１２２が有効な場合にの
み一致信号１４１をヒツト／ミスヒツト情報としてヒツ
ト信号１５１を出力する。また、タグ部１２０内のエン
トリに対応するワード部１３０内のエントリがアクセス
され、２ワードの内で、ワード選択信号１０３により選
択された側のワードが出力データ１３１に出力され、ト
ランスファーゲート１６ｏへ入力され、ヒツト信号１６
１が出力されていれば、データ１６１へ出力する。
れ、比較が行なわれ、結果がトランスフ１−ゲート１６
０へ入力される。トランスフ１−ゲ−）１５０はタグ部
１２０の出力するバリッド信号１２２が有効な場合にの
み一致信号１４１をヒツト／ミスヒツト情報としてヒツ
ト信号１５１を出力する。また、タグ部１２０内のエン
トリに対応するワード部１３０内のエントリがアクセス
され、２ワードの内で、ワード選択信号１０３により選
択された側のワードが出力データ１３１に出力され、ト
ランスファーゲート１６ｏへ入力され、ヒツト信号１６
１が出力されていれば、データ１６１へ出力する。
タグ部１２０においてミスヒツトした場合は、タグ１０
１がタグ部１２０内へ格納されるとともに、データ部１
３０内のタグ部１３０内の同一エントリにデータが更新
データ１３２を通じて格納され、タグ部１２０内のバリ
ッドフラグがセットされ、エントリ内の対応データの有
効性を示す。
１がタグ部１２０内へ格納されるとともに、データ部１
３０内のタグ部１３０内の同一エントリにデータが更新
データ１３２を通じて格納され、タグ部１２０内のバリ
ッドフラグがセットされ、エントリ内の対応データの有
効性を示す。
また、コンテキスト・スイッチによって論理空間が変更
される場合は、ＣＡＣＲ１１ｏ内のＣピッ）ｆセット、
タグ部１２０内のエントリのバリッドフラグをクリアし
、無効を行なう。また、個々の二ン） ｌ）毎に無効化
を行なう場合は、無効化する論理アドレスをＣＡＲ１１
５へ格納し、ＣＡＣＲ１１０内のＣＥビットをセットす
ることにより、ＣＡＣＲ１１０内に格納された論理アド
レスに対応するエントリがタグ部１２０内にあれば、パ
リ′ソドフラグをクリアし、無効化を行なう。
される場合は、ＣＡＣＲ１１ｏ内のＣピッ）ｆセット、
タグ部１２０内のエントリのバリッドフラグをクリアし
、無効を行なう。また、個々の二ン） ｌ）毎に無効化
を行なう場合は、無効化する論理アドレスをＣＡＲ１１
５へ格納し、ＣＡＣＲ１１０内のＣＥビットをセットす
ることにより、ＣＡＣＲ１１０内に格納された論理アド
レスに対応するエントリがタグ部１２０内にあれば、パ
リ′ソドフラグをクリアし、無効化を行なう。
発明が解決しようとする問題点
しかしながら上記のような構成においては、特権レベル
による保護（例えば、リング保護）を行なう場合、論理
キャッシュであるためキャッシュがヒツトする間はＴＬ
Ｂアドレス変換バック７を引く必要はない。従っに、保
護チヱソクが行なわれない。また、特権レベルが変化し
ても自動的にキャノン−のパージは行なわれない。その
ため高位の特権レベルから低位の特権レベルへ移行する
場合に、高位特権レベルにおいてのみアクセスが許され
るデータがキャッシュ内に残っていることがある。この
場合、低位の特権レベルからキャッシュ内に残ったデー
タに対してアクセスが可能となシ、完全な保護のメカニ
ズムが働かないという問題点を有していた。
による保護（例えば、リング保護）を行なう場合、論理
キャッシュであるためキャッシュがヒツトする間はＴＬ
Ｂアドレス変換バック７を引く必要はない。従っに、保
護チヱソクが行なわれない。また、特権レベルが変化し
ても自動的にキャノン−のパージは行なわれない。その
ため高位の特権レベルから低位の特権レベルへ移行する
場合に、高位特権レベルにおいてのみアクセスが許され
るデータがキャッシュ内に残っていることがある。この
場合、低位の特権レベルからキャッシュ内に残ったデー
タに対してアクセスが可能となシ、完全な保護のメカニ
ズムが働かないという問題点を有していた。
本発明はかかる点に鑑み、特権レベルによる保護を行な
う場合に、特権レベルの移行においても、不正なアクセ
スが行なわれることを防ぎ、完全な保護機構の働く論理
キャッジ−を提供することを目的とする４、 問題点を解決するための手段 本発明は、論理アドレスと、論理アドレスに対応する物
理アドレスによって示されるメモリ上のデータとを一対
として保持し、前記論理アドレスとデータ対の有効／無
効を示すノ＜９・ノド・フラグにより構成され、論理ア
ドレスを入力し、対応するデータを出力する論理キャッ
シュ基本部と、前記キャッシュ基本部をアクセスする命
令の特権レベルの変更の有無を確認し、特権レベルの変
更が生じた場合に、前記バリッド・フラグのリセットを
行ない、前記論理キャッシュ基本部内の論理アドレスと
データ対を無効化するフラグ制御部とを備えた論理キャ
ッシュである。
う場合に、特権レベルの移行においても、不正なアクセ
スが行なわれることを防ぎ、完全な保護機構の働く論理
キャッジ−を提供することを目的とする４、 問題点を解決するための手段 本発明は、論理アドレスと、論理アドレスに対応する物
理アドレスによって示されるメモリ上のデータとを一対
として保持し、前記論理アドレスとデータ対の有効／無
効を示すノ＜９・ノド・フラグにより構成され、論理ア
ドレスを入力し、対応するデータを出力する論理キャッ
シュ基本部と、前記キャッシュ基本部をアクセスする命
令の特権レベルの変更の有無を確認し、特権レベルの変
更が生じた場合に、前記バリッド・フラグのリセットを
行ない、前記論理キャッシュ基本部内の論理アドレスと
データ対を無効化するフラグ制御部とを備えた論理キャ
ッシュである。
作 用
本発明は前記した構成により、特権レベルの変更の有無
を確認踵バリッド・フラグをリセットし、論理アドレス
とデータ対を無効化することにより、特権レベルの移行
に際しに、不要なデータの論理キャッシュ内への保持を
禁止することにより、許されない特権レベルからの論理
キャノン−内のデータへのアクセスを不可能となシメモ
リ保護が完全に行なわれる。
を確認踵バリッド・フラグをリセットし、論理アドレス
とデータ対を無効化することにより、特権レベルの移行
に際しに、不要なデータの論理キャッシュ内への保持を
禁止することにより、許されない特権レベルからの論理
キャノン−内のデータへのアクセスを不可能となシメモ
リ保護が完全に行なわれる。
実施例
第１図は本発明の第１の実施例における論理キャッシュ
構成図を示すものである。第１図においに、１０は検索
を行なう論理アドレスを保持する論理アドレス・レジス
タ（ＬＡＲ）、１１はＬＡＲｌｏより出力されるアドレ
ス・タグ部、１２はＬＡＲｌｏより出力されるインデッ
クス部、２０は、バリッド・フラグ、インデックス、デ
ータより構成されるキャッジ−基本部、２１はノ（リッ
ド信号、２２はタグ情報、２３はデータであり、２４は
更新データ、３０は特権レベルを保持するリング番号バ
ッファ、３１は旧特権レベルを保持する旧すング番号パ
ンフ７．３２および３３はそれぞれリング番号、および
旧リング番号、３４はレベル・チェック部、３５はバリ
ッド・フラグ無効化要求信号、４０はバリッド・フラグ
制御部、４１はバリッド・フラグ無効化信号、６ｏは論
理アドレスのタグ部比較器、６１は一致／不一致信号、
６０は空間変更信号、了０はアンド回路、７１はヒツト
／ミスヒツト信号、８ｏはアドレス変換−くソファ（Ｔ
ＬＢ）である。
構成図を示すものである。第１図においに、１０は検索
を行なう論理アドレスを保持する論理アドレス・レジス
タ（ＬＡＲ）、１１はＬＡＲｌｏより出力されるアドレ
ス・タグ部、１２はＬＡＲｌｏより出力されるインデッ
クス部、２０は、バリッド・フラグ、インデックス、デ
ータより構成されるキャッジ−基本部、２１はノ（リッ
ド信号、２２はタグ情報、２３はデータであり、２４は
更新データ、３０は特権レベルを保持するリング番号バ
ッファ、３１は旧特権レベルを保持する旧すング番号パ
ンフ７．３２および３３はそれぞれリング番号、および
旧リング番号、３４はレベル・チェック部、３５はバリ
ッド・フラグ無効化要求信号、４０はバリッド・フラグ
制御部、４１はバリッド・フラグ無効化信号、６ｏは論
理アドレスのタグ部比較器、６１は一致／不一致信号、
６０は空間変更信号、了０はアンド回路、７１はヒツト
／ミスヒツト信号、８ｏはアドレス変換−くソファ（Ｔ
ＬＢ）である。
以上のように構成された本実施例の論理キャッシュにつ
いて以下その動作を説明する。
いて以下その動作を説明する。
検索を行なう論理アドレスがＬＡＲ１０ヘセットされ、
アドレス・タグ部１１およびインデックス部１２に分離
し読み出され、インデックス部１２はキャッシュ基本部
２０内のエントリの決定に使用される。インデックス部
１２により指定されたエントリより、それぞれバリッド
信号２１、タグ情報２２、データ２３がそれぞれ読み出
される、アドレス・タグ１１およびタグ情報２２は比較
器６０へ入力され、一致／不一致判定が行なわれ、一致
した場合は一致信号５１が出力される。一致信号６１は
バリッド信号２１とともにアンドゲート７０によｐ論理
績がとられ、有の場合は、ヒツト信号７１が出力され、
キャノン二基本部２０より読み出されたデータ２３の有
効性を示す。また、ヒツト信号７１が出力されない場合
は、出力されたデータ２３が無効であることを示してい
る。
アドレス・タグ部１１およびインデックス部１２に分離
し読み出され、インデックス部１２はキャッシュ基本部
２０内のエントリの決定に使用される。インデックス部
１２により指定されたエントリより、それぞれバリッド
信号２１、タグ情報２２、データ２３がそれぞれ読み出
される、アドレス・タグ１１およびタグ情報２２は比較
器６０へ入力され、一致／不一致判定が行なわれ、一致
した場合は一致信号５１が出力される。一致信号６１は
バリッド信号２１とともにアンドゲート７０によｐ論理
績がとられ、有の場合は、ヒツト信号７１が出力され、
キャノン二基本部２０より読み出されたデータ２３の有
効性を示す。また、ヒツト信号７１が出力されない場合
は、出力されたデータ２３が無効であることを示してい
る。
検索の結果ミスヒツトした場合は、ＴＬＢ８０へ論理ア
ドレスが送られ、アドレス変換され、物理アドレスを得
、その物理アドレスによジメモリをアクセスし、入力し
た論理アドレスにより与えられた位置のデータが更新デ
ータ２４により格納される。
ドレスが送られ、アドレス変換され、物理アドレスを得
、その物理アドレスによジメモリをアクセスし、入力し
た論理アドレスにより与えられた位置のデータが更新デ
ータ２４により格納される。
論理キャッシュがミスヒツトした場合はＴＬＢ８ｏが常
に検索されるため、保護のメカニズムは完全に働く。
に検索されるため、保護のメカニズムは完全に働く。
ＬＡＲｌｏへ格納される論理ナトレスの属する論理空間
が変更されると、論理アドレスとデータとの対応関係が
無効になるため、キャッシュ基本部内のエントリを無効
化する必要が生じる。そのために空間変更信号６ｏがバ
リッド・フラグ制御部４０へ入力される。バリッド・フ
ラグ制御部４０では、空間変更信号６０を入力すると、
キャッシュ基本部２０内の全バリッド・フラグをリセッ
トし無効化するために、バリッド・フラグ無効化信号４
１を出力しキヤノンユ基本部２０内のバリッド・フラグ
をリセットする。
が変更されると、論理アドレスとデータとの対応関係が
無効になるため、キャッシュ基本部内のエントリを無効
化する必要が生じる。そのために空間変更信号６ｏがバ
リッド・フラグ制御部４０へ入力される。バリッド・フ
ラグ制御部４０では、空間変更信号６０を入力すると、
キャッシュ基本部２０内の全バリッド・フラグをリセッ
トし無効化するために、バリッド・フラグ無効化信号４
１を出力しキヤノンユ基本部２０内のバリッド・フラグ
をリセットする。
特権レベルはリング番号バッファ３０内に保持される、
新たなキャッシュ・アクセスが行なわれる場合は、リン
グ番号バッフ７３０内の特権レベル情報が旧リング番号
バッファ３１ヘコピーされ、その後、新たな特権レベル
がリング番号バッファ３ｏへ格納される。２つの特権レ
ベルがリング番号バッフ７３０および旧リング番号バッ
ファ３１より読み出され、レベルチェック部３４へ入力
される。レベル・チェック部３４では入力した２つの９
ｍレベルをもとに、キャッジ−の無効化の必要の有効を
確認する。
新たなキャッシュ・アクセスが行なわれる場合は、リン
グ番号バッフ７３０内の特権レベル情報が旧リング番号
バッファ３１ヘコピーされ、その後、新たな特権レベル
がリング番号バッファ３ｏへ格納される。２つの特権レ
ベルがリング番号バッフ７３０および旧リング番号バッ
ファ３１より読み出され、レベルチェック部３４へ入力
される。レベル・チェック部３４では入力した２つの９
ｍレベルをもとに、キャッジ−の無効化の必要の有効を
確認する。
例えば、第２図において保持のメカニズムとして一般的
に用いられているリング採掘について説明する。
に用いられているリング採掘について説明する。
プログラムはリング○〜リング３のいずれかの特権レベ
ルに属する、リング番号の大きい特権レベルからリング
番号の小さい特権レベルに対して処理を依頼することが
可能である。逆に番号の小さい特権レベルから大きい特
権レベルに対しての処理の依頼は許されない。処理依頼
に対するリターンが許されるだけである。
ルに属する、リング番号の大きい特権レベルからリング
番号の小さい特権レベルに対して処理を依頼することが
可能である。逆に番号の小さい特権レベルから大きい特
権レベルに対しての処理の依頼は許されない。処理依頼
に対するリターンが許されるだけである。
第２図においに、リング３からリング１に対して処理の
依頼を行ない、処理の完了後リターンされる。その際論
理キャッシュ内には空間が変更されていないために、リ
ング１の命令／データが格納されている。論理キャッシ
ュでは、キャッシュがヒツトすれば、ＴＬＢあるいはＭ
ＭＬが起動されない。従って無条件に低特権レベルから
キャッジ−をアクセスすることにより高特権レベルの命
令／データへのアクセスが可能となる。従っに、第１図
におけるレベル・チｘ、ｙり部３６は、特権レベルが高
位のレベルから低位のレベルへ遷移した事を確認すると
、バリッド・フラグ無効化要求信号３６を出力し、キャ
ッシュ基本部２０内のバリッド・フラグの無効化を要求
する。バリッド・フラグ制御部４０は、バリッド・フラ
グ無効化要求信号３６を受は付けると、空間が変更され
た場合と同様にバリッド・フラグ無効化信号４１ｆ！：
出力し、キャッジ−基本部２０内のバリッド・フラグの
りセントを行なう。
依頼を行ない、処理の完了後リターンされる。その際論
理キャッシュ内には空間が変更されていないために、リ
ング１の命令／データが格納されている。論理キャッシ
ュでは、キャッシュがヒツトすれば、ＴＬＢあるいはＭ
ＭＬが起動されない。従って無条件に低特権レベルから
キャッジ−をアクセスすることにより高特権レベルの命
令／データへのアクセスが可能となる。従っに、第１図
におけるレベル・チｘ、ｙり部３６は、特権レベルが高
位のレベルから低位のレベルへ遷移した事を確認すると
、バリッド・フラグ無効化要求信号３６を出力し、キャ
ッシュ基本部２０内のバリッド・フラグの無効化を要求
する。バリッド・フラグ制御部４０は、バリッド・フラ
グ無効化要求信号３６を受は付けると、空間が変更され
た場合と同様にバリッド・フラグ無効化信号４１ｆ！：
出力し、キャッジ−基本部２０内のバリッド・フラグの
りセントを行なう。
以上のように本実施例によれば、特権レベルを保持する
リング番号バッフ１と、旧リング番号バッフ１とを設け
るとともに、特権レベルが変更された場合にキャッシュ
基本部内のバリッド・フラグをリセットし、エントリの
無効化を行なうバリッド・フラグ制御部とを設け、特権
レベルが変更された場合に、バリッド・フラグをリセッ
トすることにより、論理キャッシュにおいに、特権レベ
ルが変更されたにもかかわらず、アクセスの許されない
特権レベルから論理キャソノユ内のデータが行なわれる
ことによる保護のぬけ道をなくすることができる。
リング番号バッフ１と、旧リング番号バッフ１とを設け
るとともに、特権レベルが変更された場合にキャッシュ
基本部内のバリッド・フラグをリセットし、エントリの
無効化を行なうバリッド・フラグ制御部とを設け、特権
レベルが変更された場合に、バリッド・フラグをリセッ
トすることにより、論理キャッシュにおいに、特権レベ
ルが変更されたにもかかわらず、アクセスの許されない
特権レベルから論理キャソノユ内のデータが行なわれる
ことによる保護のぬけ道をなくすることができる。
なお第１の実施例においてリングが変更された場合に無
条件にエントリヲ無効化しているが、キャッシュ基本部
内に各エントリ内に特権レベルを持たせ、必要なレベル
に対するエントリの無効化を行なってもよい。
条件にエントリヲ無効化しているが、キャッシュ基本部
内に各エントリ内に特権レベルを持たせ、必要なレベル
に対するエントリの無効化を行なってもよい。
発明の詳細
な説明したように１本発明によれば、特権レベルによる
保護を行なうシステムにおいて論理キャッシュを用いる
際に、特権レベルの移行においてアクセスの許されない
データをキヤノンユ内に保持する事を禁止するために特
権レベルの移行時にキャッシュ内のエントリを無効化す
ることてよっに、完全な保護が実現でき、その実用的効
果は大きい。
保護を行なうシステムにおいて論理キャッシュを用いる
際に、特権レベルの移行においてアクセスの許されない
データをキヤノンユ内に保持する事を禁止するために特
権レベルの移行時にキャッシュ内のエントリを無効化す
ることてよっに、完全な保護が実現でき、その実用的効
果は大きい。
第１図は本発明における一実施例の論理キャッシュの構
成図、第２図は保護動作を説明するリング保護概要図、
第３図は従来の論理キヤツシユの構成図である。 １０・・・・・・論理アドレス・レジスタ、２ｏ・・・
・・キャッシュ基本部、３ｏ・・・・−・リング番号バ
ッファ、３１・・・・・・旧リング番号バッファ、３４
・・・・・・リング・チェック部、４０・・・・・・バ
リッド・フラグ制御部、６ｏ・・・・・・比較器、８ｏ
・・・・・・アドレス変換バッファ、１００・・・・・
・論理アドレス・レジスタ、１１０・・・・・キャッシ
ュ制御レジスタ、１１５・・・・・・キヤツシユ・アド
レス・レジスタ、１２０・・・・・・キャッシュ・タグ
部、１３ｏ・・・・・・キャッシュ・ワード部、１４゜
・・・・・・比較器。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
成図、第２図は保護動作を説明するリング保護概要図、
第３図は従来の論理キヤツシユの構成図である。 １０・・・・・・論理アドレス・レジスタ、２ｏ・・・
・・キャッシュ基本部、３ｏ・・・・−・リング番号バ
ッファ、３１・・・・・・旧リング番号バッファ、３４
・・・・・・リング・チェック部、４０・・・・・・バ
リッド・フラグ制御部、６ｏ・・・・・・比較器、８ｏ
・・・・・・アドレス変換バッファ、１００・・・・・
・論理アドレス・レジスタ、１１０・・・・・キャッシ
ュ制御レジスタ、１１５・・・・・・キヤツシユ・アド
レス・レジスタ、１２０・・・・・・キャッシュ・タグ
部、１３ｏ・・・・・・キャッシュ・ワード部、１４゜
・・・・・・比較器。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
Claims (1)
- 論理アドレスと、論理アドレスに対応する物理アドレス
によって示されるメモリ上のデータとを一対として保持
し、前記論理アドレスとデータ対の有効／無効を示すバ
リッド・フラグにより構成され、論理アドレスを入力し
、対応するデータを出力する論理キャッシュ基本部と、
前記キャッシュ基本部をアクセスする命令の特権レベル
の変更の有無を確認し、特権レベルの変更が生じた場合
に、前記バリッド・フラグのリセットを行ない、前記論
理キャッシュ基本部内の論理アドレスとデータ対を無効
化するフラグ制御部とを備えたことを特徴とする論理キ
ャッシュ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62127519A JPS63292255A (ja) | 1987-05-25 | 1987-05-25 | 論理キャッシュ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62127519A JPS63292255A (ja) | 1987-05-25 | 1987-05-25 | 論理キャッシュ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63292255A true JPS63292255A (ja) | 1988-11-29 |
Family
ID=14962021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62127519A Pending JPS63292255A (ja) | 1987-05-25 | 1987-05-25 | 論理キャッシュ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63292255A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6012129A (en) * | 1997-03-31 | 2000-01-04 | International Business Machines Corporation | Apparatus and method allocating virtual memory upon demand |
| JP2021510434A (ja) * | 2018-01-10 | 2021-04-22 | エイアールエム リミテッド | 投機的キャッシュ記憶領域 |
-
1987
- 1987-05-25 JP JP62127519A patent/JPS63292255A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6012129A (en) * | 1997-03-31 | 2000-01-04 | International Business Machines Corporation | Apparatus and method allocating virtual memory upon demand |
| JP2021510434A (ja) * | 2018-01-10 | 2021-04-22 | エイアールエム リミテッド | 投機的キャッシュ記憶領域 |
| US11461243B2 (en) | 2018-01-10 | 2022-10-04 | Arm Limited | Speculative cache storage region |
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