JPS63293785A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPS63293785A JPS63293785A JP62130121A JP13012187A JPS63293785A JP S63293785 A JPS63293785 A JP S63293785A JP 62130121 A JP62130121 A JP 62130121A JP 13012187 A JP13012187 A JP 13012187A JP S63293785 A JPS63293785 A JP S63293785A
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- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ装置に関し、特に複数のポートと
競合解決回路とを有する半導体メモリの読み出し書き込
みを行う半導体メモリ装置に関する。
競合解決回路とを有する半導体メモリの読み出し書き込
みを行う半導体メモリ装置に関する。
従来この種の半導体メモリ装置は複数のポートと競合解
決回路を有する半導体メモリの読み出し、書き込みを同
時に任意の複数個を動作させる場合に大幅な時間遅れを
生じていた。
決回路を有する半導体メモリの読み出し、書き込みを同
時に任意の複数個を動作させる場合に大幅な時間遅れを
生じていた。
上述した従来の半導体メモリ装置は複数のポートと競合
解決回路を有した半導体メモリを複数個同時に動作させ
る場合に、それぞれの半導体メモリがそれぞれの競合解
決回路により独自に競合解決をするために複数個の半導
体メモリの競合解決の結果が必ず一致するとは限らない
ため複数のポートから半導体メモリに対して同時に複数
個大幅な時間遅れなく動作させることができないという
欠点がある。
解決回路を有した半導体メモリを複数個同時に動作させ
る場合に、それぞれの半導体メモリがそれぞれの競合解
決回路により独自に競合解決をするために複数個の半導
体メモリの競合解決の結果が必ず一致するとは限らない
ため複数のポートから半導体メモリに対して同時に複数
個大幅な時間遅れなく動作させることができないという
欠点がある。
本発明の半導体メモリ装置は、複数のポートと競合解決
回路とを持ち、記憶部分に対して同時に不規則に読み出
し、または書き込みを行なう半導体メモリと、複数個の
半導体メモリを同時に任意の個数動作させる為に複数個
の半導体メモリのうち、ある半導体メモリを選択する手
段と、その選択された半導体メモリの競合解決結果を他
の半導体メモリに伝達する手段と、他の選択されない半
導体メモリだけが動作する場合においても選択された半
導体メモリの競合解決回路を作動させる手段とを有して
いる。
回路とを持ち、記憶部分に対して同時に不規則に読み出
し、または書き込みを行なう半導体メモリと、複数個の
半導体メモリを同時に任意の個数動作させる為に複数個
の半導体メモリのうち、ある半導体メモリを選択する手
段と、その選択された半導体メモリの競合解決結果を他
の半導体メモリに伝達する手段と、他の選択されない半
導体メモリだけが動作する場合においても選択された半
導体メモリの競合解決回路を作動させる手段とを有して
いる。
更に本発明は、複数のポートと競合解決回路を有するメ
モリを複数個同時に動作させるために、同時に動作する
メモリのうちの１個について、競合解決回路を動作させ
、他のメモリは、競合解決回路の動作を禁止して、競合
解決回路が動作しているメモリの競合解決結果を入力し
、それにより競合解決を行う。このため競合解決回路を
動作させ、その結果を出力することを可能とする機能と
競合解決回路を禁止して他の競合解決結果を入力するこ
とを可能とする機能を切り換える手段を有していること
、競合解決回路を禁止しているメモリだけを動作させた
場合でも、競合解決回路が動作可能なメモリの競合解決
回路を動作させるための手段を有している。
モリを複数個同時に動作させるために、同時に動作する
メモリのうちの１個について、競合解決回路を動作させ
、他のメモリは、競合解決回路の動作を禁止して、競合
解決回路が動作しているメモリの競合解決結果を入力し
、それにより競合解決を行う。このため競合解決回路を
動作させ、その結果を出力することを可能とする機能と
競合解決回路を禁止して他の競合解決結果を入力するこ
とを可能とする機能を切り換える手段を有していること
、競合解決回路を禁止しているメモリだけを動作させた
場合でも、競合解決回路が動作可能なメモリの競合解決
回路を動作させるための手段を有している。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の第１の実施例を示し、第２図は第１の
実施例における半導体メモリのポート部および競合解決
回路を示す。
実施例における半導体メモリのポート部および競合解決
回路を示す。
第１図において、本発明の第１の実施例は２つのポート
と競合解決回路を有した半導体メモリ（以後デュアルポ
ートメモリと称する）１０゜２０を有したもので、この
デュアルポートメモリを２個並列に接続した場合につい
て説明すると、各々のデュアルポートメモリ１０．２０
は、Ｒポート３０．Ｌポート４０と称する２つのポート
についてそれぞれＣＳ、Ｃ３Ｉ、ＣＯＮ、Ｉｌｏ。
と競合解決回路を有した半導体メモリ（以後デュアルポ
ートメモリと称する）１０゜２０を有したもので、この
デュアルポートメモリを２個並列に接続した場合につい
て説明すると、各々のデュアルポートメモリ１０．２０
は、Ｒポート３０．Ｌポート４０と称する２つのポート
についてそれぞれＣＳ、Ｃ３Ｉ、ＣＯＮ、Ｉｌｏ。
Ａｄｄ端子を持っている。更にまた、デュアルポートメ
モリ１０．２０に１個づつＭＭ端子を持つている。ＭＭ
端子は同時動作するデュアルポートメモリのうち競合解
決回路５０が動作するデュアルポートメモリを選択する
端子であり、ＭＭ端子を電源（Ｖｃ ｃ ）とすると競
合解決回路（第２図に示す）５０が動作し、競合解決結
果信号Ｃ０ＮＲ、Ｃ０ＮＬ ｆ）ＣＯＮＲ，ＣＯＮ＋一
端子ニ出力する。またこのＭＭ端子を接地（ＧＮＤ）と
すると競合解決回路５０の動作を禁止して競合解決結果
信号ＣＯＮ ＲおよびＣ０ＮＬを入力して動作する。本
実施例では、第１のデュアルポートメモリ１０には信号
φつ、第２のデュアルポートメモリ２０には信号φ間の
反転信号４ｓｘを入力し、信号φＭをＶｃｃとして第１
のデュアルポートメモリ１０を選択し競合解決回路５０
を動作させてＣＯＮＲ信号およびＣ０ＮＬ信号を出力す
る。第２のデュアルポートメモリ２０はＭＭ端子はＧＮ
Ｄとなり、Ｃ０ＮＬ信号およびＣＯＮ Ｒ信号を入力し
て動作する。Ｒポート３０では、第１のデュアルポート
メモリ１０についてＣ８Ｒ端子はチップセレクト信号φ
υ５Ｒを入力する。ＣＳ ＩＲＲ端子第２のデュアルポ
ートメモリ２０のチップセレクト信号φＬ５Ｒを入力し
、ＣＯＮ Ｒ端子は競合解決回路５０の結果を出力する
。Ｉ ／ ＯＲ端子は８ビツトのデータ入出力を行う端
子で、ＡｄｄＲ端子はメモリのアドレスを入力する端子
である。第２のデュアルポートメモリについてはＣＳ
Ｒ端子はチップセレクト信号φＬＳＲを入力し、Ｃ３ｌ
Ｒは何も接続しない。ＣＯＮ Ｒ端子は第１のデュアル
ポートメモリ１０のＣＯＮＲ信号を入力する。
モリ１０．２０に１個づつＭＭ端子を持つている。ＭＭ
端子は同時動作するデュアルポートメモリのうち競合解
決回路５０が動作するデュアルポートメモリを選択する
端子であり、ＭＭ端子を電源（Ｖｃ ｃ ）とすると競
合解決回路（第２図に示す）５０が動作し、競合解決結
果信号Ｃ０ＮＲ、Ｃ０ＮＬ ｆ）ＣＯＮＲ，ＣＯＮ＋一
端子ニ出力する。またこのＭＭ端子を接地（ＧＮＤ）と
すると競合解決回路５０の動作を禁止して競合解決結果
信号ＣＯＮ ＲおよびＣ０ＮＬを入力して動作する。本
実施例では、第１のデュアルポートメモリ１０には信号
φつ、第２のデュアルポートメモリ２０には信号φ間の
反転信号４ｓｘを入力し、信号φＭをＶｃｃとして第１
のデュアルポートメモリ１０を選択し競合解決回路５０
を動作させてＣＯＮＲ信号およびＣ０ＮＬ信号を出力す
る。第２のデュアルポートメモリ２０はＭＭ端子はＧＮ
Ｄとなり、Ｃ０ＮＬ信号およびＣＯＮ Ｒ信号を入力し
て動作する。Ｒポート３０では、第１のデュアルポート
メモリ１０についてＣ８Ｒ端子はチップセレクト信号φ
υ５Ｒを入力する。ＣＳ ＩＲＲ端子第２のデュアルポ
ートメモリ２０のチップセレクト信号φＬ５Ｒを入力し
、ＣＯＮ Ｒ端子は競合解決回路５０の結果を出力する
。Ｉ ／ ＯＲ端子は８ビツトのデータ入出力を行う端
子で、ＡｄｄＲ端子はメモリのアドレスを入力する端子
である。第２のデュアルポートメモリについてはＣＳ
Ｒ端子はチップセレクト信号φＬＳＲを入力し、Ｃ３ｌ
Ｒは何も接続しない。ＣＯＮ Ｒ端子は第１のデュアル
ポートメモリ１０のＣＯＮＲ信号を入力する。
Ｉ ／ ＯＲ端子は８ビツトの入出力を行って第１のデ
ュアルポートメモリ１０の８ビツトと合せてＲポート３
０から１６ビツトを同時に入出力可能とする。Ａ ｄ
ｄ Ｒ端子はメモリのアドレスを入力する端子であり、
第１のデュアルポートメモリ１０と同じアドレス信号を
入力する。
ュアルポートメモリ１０の８ビツトと合せてＲポート３
０から１６ビツトを同時に入出力可能とする。Ａ ｄ
ｄ Ｒ端子はメモリのアドレスを入力する端子であり、
第１のデュアルポートメモリ１０と同じアドレス信号を
入力する。
Ｌポート４０でも同様にして、第１のデュアルポートメ
モリ１０についてはＣ「、端子はチップセレクト信号φ
ＵＳＲを入力し、Ｃ３ＩＬ端子は第２のデュアルポート
メモリ２０のチップセレクト信号φＬＳＲを入力し、Ｃ
０ＮＬ端子は競合解決回路５０の結果を出力する。Ｉ
、／ ＯＬ端子は８ビツトのデータ入出力を行い、Ａｄ
ｄＬ端子はメモリのアドレスを入力する端子である。第
２のデュアルポートメモリ２０については一丁り端子に
チップセレクト信号φＬＳＲを入力し、で］！］−１端
子は何も接続しない、Ｃ０ＮＬ端子は第１のデュアルポ
ートメモリ１０のＣ０ＮＬ信号を入力する。
モリ１０についてはＣ「、端子はチップセレクト信号φ
ＵＳＲを入力し、Ｃ３ＩＬ端子は第２のデュアルポート
メモリ２０のチップセレクト信号φＬＳＲを入力し、Ｃ
０ＮＬ端子は競合解決回路５０の結果を出力する。Ｉ
、／ ＯＬ端子は８ビツトのデータ入出力を行い、Ａｄ
ｄＬ端子はメモリのアドレスを入力する端子である。第
２のデュアルポートメモリ２０については一丁り端子に
チップセレクト信号φＬＳＲを入力し、で］！］−１端
子は何も接続しない、Ｃ０ＮＬ端子は第１のデュアルポ
ートメモリ１０のＣ０ＮＬ信号を入力する。
ｌ１０Ｌ端子は８ビツトの入出力を行い第１のデュアル
ポートメモリ１０の８ビツトと合せてしポートから１６
ビツトを同時に入出力可能とする。
ポートメモリ１０の８ビツトと合せてしポートから１６
ビツトを同時に入出力可能とする。
Ａｄａｔ端子はメモリのアドレスを入力する端子であり
、第１のデュアルポートメモリ１０と同じ信号を入力す
る。
、第１のデュアルポートメモリ１０と同じ信号を入力す
る。
以上の構成において、第１のデュアルポートメモリ１０
の競合解決回路５０は信号ＣＳＬ。
の競合解決回路５０は信号ＣＳＬ。
Ｃ３Ｒ、Ｃ３ｌＬ 、Ｃ５ＩＲ、Ａｄｄｔ、、Ａｄｄ８
により動作して競合解決の結果として信号Ｃ０ＮＬ 、
Ｃ０ＮＲを発生する第２のデュアルポートメモ’）２０
Ｇ、！信号Ｃ３ｔ、、Ｃ３Ｒ、Ａｄｄｔ 、ＡｄｄＲに
より動作可能となり、第１のデュアルポートメモリ１０
のＣ０ＮＬ信号、Ｃ０ＮＲ信号を入力して、第１のデュ
アルポートメモリ１０の競合解決結果と同じポートに対
して読み出し書き込みの許可を与え、第１のデュアルポ
ートメモリ１０も第２のデュアルポートメモリ２０も第
１のデュアルポートメモリ１０の競合解決回路５０の結
果に従ってｌ１０Ｌ、ｌ１０Ｒ端子を通じて読み出し書
き込みが可能となる。
により動作して競合解決の結果として信号Ｃ０ＮＬ 、
Ｃ０ＮＲを発生する第２のデュアルポートメモ’）２０
Ｇ、！信号Ｃ３ｔ、、Ｃ３Ｒ、Ａｄｄｔ 、ＡｄｄＲに
より動作可能となり、第１のデュアルポートメモリ１０
のＣ０ＮＬ信号、Ｃ０ＮＲ信号を入力して、第１のデュ
アルポートメモリ１０の競合解決結果と同じポートに対
して読み出し書き込みの許可を与え、第１のデュアルポ
ートメモリ１０も第２のデュアルポートメモリ２０も第
１のデュアルポートメモリ１０の競合解決回路５０の結
果に従ってｌ１０Ｌ、ｌ１０Ｒ端子を通じて読み出し書
き込みが可能となる。
また両ポート３０．４０から第２のデュアルポートメモ
リ２０についてのみ読み出し書き込み動作をする場合は
、具体的には信号φＵｓＬ 信・／ 号φυ８Ｒは高レベルであり、信号φＬＳＬ ＋ 信
号φＬＳＲが低レベルとなる信号を入力した場合である
。信号φＬＳＬ、および信号φＬＳＲはそれぞれ第１の
デュアルポートメモリ１０のＣ３ＩＬＬ端子よびＣ３ｌ
Ｒ端子に入力されており、この入力により第１のデュア
ルポートメモリ１０の競合解決回路５０は動作して２つ
のポート間の競合解決を行って信号Ｃ０ＮＬ、信号Ｃ０
ＮＲを出力して第２のデュアルポートメモリ２０を制御
する。
リ２０についてのみ読み出し書き込み動作をする場合は
、具体的には信号φＵｓＬ 信・／ 号φυ８Ｒは高レベルであり、信号φＬＳＬ ＋ 信
号φＬＳＲが低レベルとなる信号を入力した場合である
。信号φＬＳＬ、および信号φＬＳＲはそれぞれ第１の
デュアルポートメモリ１０のＣ３ＩＬＬ端子よびＣ３ｌ
Ｒ端子に入力されており、この入力により第１のデュア
ルポートメモリ１０の競合解決回路５０は動作して２つ
のポート間の競合解決を行って信号Ｃ０ＮＬ、信号Ｃ０
ＮＲを出力して第２のデュアルポートメモリ２０を制御
する。
このようにして同時動作が可能の２個のデュアルポート
メモリについて、あるメモリを選択するＭＭ端子と、そ
のメモリの競合解決信号Ｃ０ＮＬおよびＣ０ＮＲを入出
力する機能と、ＭＭ端子により選択されなかったメモリ
のチップセレクト信号を選択されたメモリのＣＳ Ｉ
ＬおよびＣＳ ＩＲ端子に入力して競合解決回路５０を
動作させることにより、同時に２個もしくは任意の１個
に対して両ポート３０．４０から読み出し書き込みが可
能である。
メモリについて、あるメモリを選択するＭＭ端子と、そ
のメモリの競合解決信号Ｃ０ＮＬおよびＣ０ＮＲを入出
力する機能と、ＭＭ端子により選択されなかったメモリ
のチップセレクト信号を選択されたメモリのＣＳ Ｉ
ＬおよびＣＳ ＩＲ端子に入力して競合解決回路５０を
動作させることにより、同時に２個もしくは任意の１個
に対して両ポート３０．４０から読み出し書き込みが可
能である。
第２図はこの第１の実施例における具体的構成を示す。
第２図において、ｒ５端子はしポート４０のメモリコン
トロール（本図は図示せず）と第１のＡＮＤ回路Ａ１に
入力されている。［了ＩＬ端子は第１のＡＮＤ回路Ａ１
に接続されている。第１のＡＮＤ回路Ａ１の出力信号は
競合解決回路５０の動作要求信号となる。第１の３ステ
ートバツフアＴ１はＣＯＮ Ｌ端子の信号を入力して、
その出力信号は第２のＡＮＤ回路Ａ２に入力されている
。このバッファＴ１の出力制御端子にはＭＭ端子の反転
信号が供給されるように接続されている。第２の３ステ
ートバツフアＴ２は第３の３ステートバツフアＴ３の出
力信号を入力し、ＣＯＮ、端子に出力しており、その出
力制御端子はＭＭ端子の信号が供給されるように接続さ
れている。第３の３ステートバツフアＴ３は競合解決回
路５０の結果のしポート出力信号を入力し、その出力制
御端子はＭＭ端子の信号が供給されるように接続されて
いる。第２のＡＮＤ回路Ａ２はＭＭ端子の反転信号をも
入力し、また信号φ、を入力し、その出力信号は第１の
ＯＲ回路ｏ１に入力されている。第３のＡＮＤ回路Ａ３
は競合解決回路５０のＬポー）４０に対する許可信号と
、ＭＭ端子の信号とを入力し、その出力が第１のＯＲ回
路０１に入力されるように接続されている。第１のＯＲ
回路０１の出力信号はメモリに対″するしポートの許可
信号φＬＥである。第４のＡＮＤ回路Ａ４は競合解決回
路５０のＲポート３０に対する許可信号とＭＭ端子の信
号とを入力し、その出力信号が第２のＯＲ回路０２に入
力されるように接続されている。第２のＯＲ回路０２は
第４のＡＮＤ回路Ａ４と第５のＡＮＤ回路回路上５出力
信号を入力し、その出力信号をメモリに対するしポート
４０の許可信号φＲＥとするものである。第４の３ステ
ートバツフアＴ４は競合解決回路５０の結果のＲポート
３０の出力信号を入力し、その出力信号は第５の３ステ
ートバツフアＴ５の入力端子に供給されるように接続さ
れ、その出力制御端子はＭＭ端子に接続されている。ま
た第５のＡＮＤ回路回路上５号φハを入力し、また第６
の３ステートバツフアＴ６の出力信号を入力している。
トロール（本図は図示せず）と第１のＡＮＤ回路Ａ１に
入力されている。［了ＩＬ端子は第１のＡＮＤ回路Ａ１
に接続されている。第１のＡＮＤ回路Ａ１の出力信号は
競合解決回路５０の動作要求信号となる。第１の３ステ
ートバツフアＴ１はＣＯＮ Ｌ端子の信号を入力して、
その出力信号は第２のＡＮＤ回路Ａ２に入力されている
。このバッファＴ１の出力制御端子にはＭＭ端子の反転
信号が供給されるように接続されている。第２の３ステ
ートバツフアＴ２は第３の３ステートバツフアＴ３の出
力信号を入力し、ＣＯＮ、端子に出力しており、その出
力制御端子はＭＭ端子の信号が供給されるように接続さ
れている。第３の３ステートバツフアＴ３は競合解決回
路５０の結果のしポート出力信号を入力し、その出力制
御端子はＭＭ端子の信号が供給されるように接続されて
いる。第２のＡＮＤ回路Ａ２はＭＭ端子の反転信号をも
入力し、また信号φ、を入力し、その出力信号は第１の
ＯＲ回路ｏ１に入力されている。第３のＡＮＤ回路Ａ３
は競合解決回路５０のＬポー）４０に対する許可信号と
、ＭＭ端子の信号とを入力し、その出力が第１のＯＲ回
路０１に入力されるように接続されている。第１のＯＲ
回路０１の出力信号はメモリに対″するしポートの許可
信号φＬＥである。第４のＡＮＤ回路Ａ４は競合解決回
路５０のＲポート３０に対する許可信号とＭＭ端子の信
号とを入力し、その出力信号が第２のＯＲ回路０２に入
力されるように接続されている。第２のＯＲ回路０２は
第４のＡＮＤ回路Ａ４と第５のＡＮＤ回路回路上５出力
信号を入力し、その出力信号をメモリに対するしポート
４０の許可信号φＲＥとするものである。第４の３ステ
ートバツフアＴ４は競合解決回路５０の結果のＲポート
３０の出力信号を入力し、その出力信号は第５の３ステ
ートバツフアＴ５の入力端子に供給されるように接続さ
れ、その出力制御端子はＭＭ端子に接続されている。ま
た第５のＡＮＤ回路回路上５号φハを入力し、また第６
の３ステートバツフアＴ６の出力信号を入力している。
第５の３ステートバツフアＴ５はその出力端子をＣ０Ｎ
Ｒ端子に接続し、その出力制御端子にはＭＭ端子が接続
されている。第６の３ステートバツフアＴ６はＣ０ＮＲ
端子の信号を入力し、その出力制御端子にはＭＭ端子の
反転信号が供給されるように接続している。第６のＡＮ
Ｄ回路Ａ６は端子Ｃ丁「穴と端子ｆｆ、の信号を入力し
、その出力信号は、競合解決回路５０の動作要求信号と
なる。またＣ Ｓ Ｒ端子の信号はＲポートのメモリコ
ントロール（本図は図示せず）に接続している。
Ｒ端子に接続し、その出力制御端子にはＭＭ端子が接続
されている。第６の３ステートバツフアＴ６はＣ０ＮＲ
端子の信号を入力し、その出力制御端子にはＭＭ端子の
反転信号が供給されるように接続している。第６のＡＮ
Ｄ回路Ａ６は端子Ｃ丁「穴と端子ｆｆ、の信号を入力し
、その出力信号は、競合解決回路５０の動作要求信号と
なる。またＣ Ｓ Ｒ端子の信号はＲポートのメモリコ
ントロール（本図は図示せず）に接続している。
また競合解決回路５０にはレポート４０とＲポート３０
からそれぞれ信号φＬ、信号φＲが入力されている。
からそれぞれ信号φＬ、信号φＲが入力されている。
次に第１の実施例の動作について説明する。第１の実施
例においては、ＭＭ端子をＶｃｃにした場合には、第１
の３ステートバッファＴｌ、第６の３ステートバツフア
Ｔ６はハイインピーダンス状態を出力し、第２のＡＮＤ
回路Ａ２．第５のＡＮＤ回路回路上５レベルの信号を出
力する。これによりＣ０ＮＬ端子とＣ０ＮＲ端子には、
競合解決回路５０の結果が出力される。またメモリに対
する許可信号φＬＥＴφＲＥは競合解決回路５０からの
許可信号を出力する。ＭＭ端子をＶｃｃとした場合には
、［５信号、ＣＳＬ信号の入力信号に従って競合解決回
路５０が動作してメモリ動作を実行する。またＭＭ端子
がＶｃｃの場合にＣ１丁、信号、Ｃ３ｌＬ信号を入力し
た場合には、メモリ動作は実行されないが競合解決回路
５０は動作してその結果に従ってＣ０ＮＬ信号、Ｃ０Ｎ
Ｒ信号を出力する。またＭＭ端子がＧＮＤの場合では、
第２の３ステートバッファＴ２．第３の３ステートバッ
ファＴ３．第５の３ステートバッファＴ５．第４の３ス
テートバツフアＴ４が出力をハイインピーダンスとし、
第３のＡＮＤ回路Ａ３゜第４のＡＮＤ回路Ａ４が°“低
しベルパを出力する。これによりＣＯＮ Ｌ端子、Ｃ０
ＮＲ端子はともに入力端子となり、メモリに対する許可
信号。
例においては、ＭＭ端子をＶｃｃにした場合には、第１
の３ステートバッファＴｌ、第６の３ステートバツフア
Ｔ６はハイインピーダンス状態を出力し、第２のＡＮＤ
回路Ａ２．第５のＡＮＤ回路回路上５レベルの信号を出
力する。これによりＣ０ＮＬ端子とＣ０ＮＲ端子には、
競合解決回路５０の結果が出力される。またメモリに対
する許可信号φＬＥＴφＲＥは競合解決回路５０からの
許可信号を出力する。ＭＭ端子をＶｃｃとした場合には
、［５信号、ＣＳＬ信号の入力信号に従って競合解決回
路５０が動作してメモリ動作を実行する。またＭＭ端子
がＶｃｃの場合にＣ１丁、信号、Ｃ３ｌＬ信号を入力し
た場合には、メモリ動作は実行されないが競合解決回路
５０は動作してその結果に従ってＣ０ＮＬ信号、Ｃ０Ｎ
Ｒ信号を出力する。またＭＭ端子がＧＮＤの場合では、
第２の３ステートバッファＴ２．第３の３ステートバッ
ファＴ３．第５の３ステートバッファＴ５．第４の３ス
テートバツフアＴ４が出力をハイインピーダンスとし、
第３のＡＮＤ回路Ａ３゜第４のＡＮＤ回路Ａ４が°“低
しベルパを出力する。これによりＣＯＮ Ｌ端子、Ｃ０
ＮＲ端子はともに入力端子となり、メモリに対する許可
信号。
レポートの信号φＬＥはＣ０ＮＬ端子に入力された信号
と信号φＬのＡＮＤ論理により出力される。
と信号φＬのＡＮＤ論理により出力される。
またＲポートの信号φＲＥはＣＯＮ Ｒ端子に入力され
た信号と信号φＲのＡＮＤ論理により出力される。これ
によりＭＭ端子をＧＮＤに接続されたデュアルポートメ
モリはＣ０ＮＬ端子、およびＣ０ＮＲ端子の入力信号に
より競合解決を実行できる。
た信号と信号φＲのＡＮＤ論理により出力される。これ
によりＭＭ端子をＧＮＤに接続されたデュアルポートメ
モリはＣ０ＮＬ端子、およびＣ０ＮＲ端子の入力信号に
より競合解決を実行できる。
第３図は本発明の第２の実施例を示し、第４図は第２の
実施例における半導体メモリのポート部および競合解決
回路を示す。第３図において、本実施例では、デュアル
ポートメモリ６０．７０は競合解決結果を出力する端子
ＣｒＶ、 ＯＵ Ｔ端子およびｆｆ１Ｌ ＯＵ Ｔ端子
とその信号を入力するＣ丁ＮＲＩＮ端子およびＣ０ＮＬ
ＩＮ端子を有している。このデュアルポートメモリはＭ
Ｍ端子がない事態外は第１の実施例と入出力端子の機能
は同様である。ｃｓ、、ｃｓｔ端子はそれぞれのポート
のチップセレクト信号を入力し、ＣＳ Ｉ Ｌ。
実施例における半導体メモリのポート部および競合解決
回路を示す。第３図において、本実施例では、デュアル
ポートメモリ６０．７０は競合解決結果を出力する端子
ＣｒＶ、 ＯＵ Ｔ端子およびｆｆ１Ｌ ＯＵ Ｔ端子
とその信号を入力するＣ丁ＮＲＩＮ端子およびＣ０ＮＬ
ＩＮ端子を有している。このデュアルポートメモリはＭ
Ｍ端子がない事態外は第１の実施例と入出力端子の機能
は同様である。ｃｓ、、ｃｓｔ端子はそれぞれのポート
のチップセレクト信号を入力し、ＣＳ Ｉ Ｌ。
Ｃ３ｌＲ端子は競合解決口′路１００を動作させるため
の入力する端子でありＩ ／ ＯＦＬ 、 Ｉ １０
Ｌ端子はデータの入出力を実行し、ＡｄｄＲ，ＡｄｄＬ
端子はメモリのアドレスを入力する端子である。
の入力する端子でありＩ ／ ＯＦＬ 、 Ｉ １０
Ｌ端子はデータの入出力を実行し、ＡｄｄＲ，ＡｄｄＬ
端子はメモリのアドレスを入力する端子である。
第１のデュアルポートメモリ６０はＣ０ＮＬ ＩＮ端
子とＣ０ＮＲＩＮ端子をともに電源（Ｖ ｃＣ）に接続
している。Ｃ０ＮＲＯＵＴ 端子とＣ０ＮＬＯＵＴ
端子は、第１のデュアルポートメモリの競合解決結果
を出力する。この信号はアクセスが許可されない場合に
は低レベルとなる信号である。第２のデュアルポートメ
モリ７０は第１のデュアルポートメモリ６０のＣ０ＮＬ
ＯＵＴ信号をＣ０ＮＲＩＮ端子に、］、 ＯＵ Ｔ信号
をＣ０ＮＬＩＮ端子に入力するように接続され、Ｃ−丁
、ＯＵＴ端子、Ｃ０ＮＬ ＯＵＴ端子には何も接続され
ていない。
子とＣ０ＮＲＩＮ端子をともに電源（Ｖ ｃＣ）に接続
している。Ｃ０ＮＲＯＵＴ 端子とＣ０ＮＬＯＵＴ
端子は、第１のデュアルポートメモリの競合解決結果
を出力する。この信号はアクセスが許可されない場合に
は低レベルとなる信号である。第２のデュアルポートメ
モリ７０は第１のデュアルポートメモリ６０のＣ０ＮＬ
ＯＵＴ信号をＣ０ＮＲＩＮ端子に、］、 ＯＵ Ｔ信号
をＣ０ＮＬＩＮ端子に入力するように接続され、Ｃ−丁
、ＯＵＴ端子、Ｃ０ＮＬ ＯＵＴ端子には何も接続され
ていない。
第２の実施例における動作は、Ｃ０ＮＲＩＮ信号とＣ０
ＮＬＩＮ信号がともに高レベルである場合には、メモリ
はそれぞれのデュアルポートメモリ６０．７０の競合解
決結果に従って動作する。
ＮＬＩＮ信号がともに高レベルである場合には、メモリ
はそれぞれのデュアルポートメモリ６０．７０の競合解
決結果に従って動作する。
よってこの第２の実施例においては、第１のデュアルポ
ートメモリ６０は常に競合解決結果に従って動作しその
結果としてのＣ０ＮＲＯＵＴ信号。
ートメモリ６０は常に競合解決結果に従って動作しその
結果としてのＣ０ＮＲＯＵＴ信号。
およびＣ０ＮＬ ＯＵＴ信号をアクセスが許可されない
ポートに対して低レベルを出力する。また第２のデュア
ルポートメモリ７０においては、Ｃ０ＮＲＩＮ信号入力
とＣ０Ｎｔ、ＩＮ信号入力が共に高レベルであるとき、
つまり競合発生がない場合においては通常に動作する。
ポートに対して低レベルを出力する。また第２のデュア
ルポートメモリ７０においては、Ｃ０ＮＲＩＮ信号入力
とＣ０Ｎｔ、ＩＮ信号入力が共に高レベルであるとき、
つまり競合発生がない場合においては通常に動作する。
競合が発生してＣ０ＮＲＩＮ信号入力またはＣ０ＮＬＩ
’Ｎ信号入力のどにらかが低レベルとなった時には、競
合解決回路１００の許可信号の出力を禁止してＣ０ＮＲ
ＩＮ、Ｃ０ＮＬ ＩＮの入力に従って選択されたポート
に対してアクセスが可能となる。他の動作は第１の実施
例と同様であるので省略する。
’Ｎ信号入力のどにらかが低レベルとなった時には、競
合解決回路１００の許可信号の出力を禁止してＣ０ＮＲ
ＩＮ、Ｃ０ＮＬ ＩＮの入力に従って選択されたポート
に対してアクセスが可能となる。他の動作は第１の実施
例と同様であるので省略する。
次に第２の実施例を具体的に説明する。第４図において
、競合解決回路１００の結果出力信号は、それぞれのポ
ートに対して直接Ｃ０ＮＲＯＵＴ端子、 ｒ「「ＬＯＵ
Ｔ端子を通じて出力される。Ｃ０Ｎｔ、ＩＮ入力信号は
第２のＡＮＤ回路Ａ２に、Ｃ０ＮＲＩＮ入力信号は第５
のＡＮＤ回路Ａ５に入力される。まなＣ０ＮＲＩＮ信号
とＣＯＮ、ＩＮ信号は第７のＡＮＤ回路Ａ７に入力して
、その出力は第１の実施例と同様に第３のＡＮＤ回路Ａ
３．第４のＡＮＤ回路Ａ４に入力し、またその反転信号
は第２のＡＮＤ回路Ａ２．第５のＡＮＤ回路Ａ５に入力
される。Ｃ０ＮＲＩＮ信号とＣ０ＮＬＩＮ信号がともに
高レベルであれば、第７のＡＮＤ回路Ａ７は高レベルを
出力して、第２のＡＮＤ回路Ａ２．第５のＡＮＤ回路Ａ
５の出力を低レベルとして競合解決回路１００の許可信
号がメモリの許可信号φＬＥＩφＲＥとなる。Ｃ０ＮＲ
ＩＮ信号もしくはＣ０ＮＬＩＮ信号のどちらかが低レベ
ルとなると第７のＡＮＤ回路Ａ７の出力は低レベルを出
力して第３のＡＮＤ回路Ａ３．第４のＡＮＤ回路Ａ４の
出力を低レベルとして競合解決回路１００の許可信号出
力を禁止し、Ｃ０ＮＬＩＮ信号およびＣ０ＮＲＩＮ信号
に従ってアクセスが許可されたポートに対して動作可能
である。他の動作は、第１の実施例と同様であるが、第
２の実施例は第１の実施例よりも信号の入出力が簡単に
できる利点がある。
、競合解決回路１００の結果出力信号は、それぞれのポ
ートに対して直接Ｃ０ＮＲＯＵＴ端子、 ｒ「「ＬＯＵ
Ｔ端子を通じて出力される。Ｃ０Ｎｔ、ＩＮ入力信号は
第２のＡＮＤ回路Ａ２に、Ｃ０ＮＲＩＮ入力信号は第５
のＡＮＤ回路Ａ５に入力される。まなＣ０ＮＲＩＮ信号
とＣＯＮ、ＩＮ信号は第７のＡＮＤ回路Ａ７に入力して
、その出力は第１の実施例と同様に第３のＡＮＤ回路Ａ
３．第４のＡＮＤ回路Ａ４に入力し、またその反転信号
は第２のＡＮＤ回路Ａ２．第５のＡＮＤ回路Ａ５に入力
される。Ｃ０ＮＲＩＮ信号とＣ０ＮＬＩＮ信号がともに
高レベルであれば、第７のＡＮＤ回路Ａ７は高レベルを
出力して、第２のＡＮＤ回路Ａ２．第５のＡＮＤ回路Ａ
５の出力を低レベルとして競合解決回路１００の許可信
号がメモリの許可信号φＬＥＩφＲＥとなる。Ｃ０ＮＲ
ＩＮ信号もしくはＣ０ＮＬＩＮ信号のどちらかが低レベ
ルとなると第７のＡＮＤ回路Ａ７の出力は低レベルを出
力して第３のＡＮＤ回路Ａ３．第４のＡＮＤ回路Ａ４の
出力を低レベルとして競合解決回路１００の許可信号出
力を禁止し、Ｃ０ＮＬＩＮ信号およびＣ０ＮＲＩＮ信号
に従ってアクセスが許可されたポートに対して動作可能
である。他の動作は、第１の実施例と同様であるが、第
２の実施例は第１の実施例よりも信号の入出力が簡単に
できる利点がある。
このように本実施例は複数のポートと競合解決回路を有
する半導体メモリに対して同時に動作するメモリのうち
の１つを選択し、その選択されたメモリの競合解決結果
を他のメモリに伝達すると共に選択されていないメモリ
だけが動作する場合においても選択されたメモリの競合
解決結果により動作させる独創的内容を有する。
する半導体メモリに対して同時に動作するメモリのうち
の１つを選択し、その選択されたメモリの競合解決結果
を他のメモリに伝達すると共に選択されていないメモリ
だけが動作する場合においても選択されたメモリの競合
解決結果により動作させる独創的内容を有する。
以上説明したように本発明は、複数のポートと競合解決
回路を持っている半導体メモリにおいて、同時に動作す
るメモリのうちの１個を選択し、その選ばれたメモリの
競合解決結果出力を他のメモリに入力し、その判定に従
って競合解決を実施し、また選択されていないメモリだ
けが動作する場合でも、選択されているメモリの競合解
決回路を動作させることにより競合解決を行うことによ
って、複数のポートと競合解決回路を持った半導体メモ
リを同時に任意の数だけ複数のポートから大幅な時間の
遅れなく動作させれことができる効果がある。
回路を持っている半導体メモリにおいて、同時に動作す
るメモリのうちの１個を選択し、その選ばれたメモリの
競合解決結果出力を他のメモリに入力し、その判定に従
って競合解決を実施し、また選択されていないメモリだ
けが動作する場合でも、選択されているメモリの競合解
決回路を動作させることにより競合解決を行うことによ
って、複数のポートと競合解決回路を持った半導体メモ
リを同時に任意の数だけ複数のポートから大幅な時間の
遅れなく動作させれことができる効果がある。
第１図は本発明の第１の実施例である半導体メモリ装置
を示す図、第２図は第１の実施例におけるポート部およ
び競合解決回路を示す図、第３図は本発明の第２の実施
例である半導体メモリ装置を示す図、第４図は第２の実
施例におけるポート部および競合解決回路を示す図であ
る。 １０．２０．６０．７０・・・デュアルポートメモリ、
３０．８０・・・Ｒポート、４０．９０・・・しポート
、５０，１００−・・競合解決回路、φＵＳＬ＋φＬ＋
ＳＲ１φＬＳＬ＋φＬＳＲ・・・メモリチップセレクト
信号、工１０Ｌ、ｌ１０Ｒ・・・データ入出力信号、ア
ドレスいアドレス代・・・メモリアドレス入力信号、Ｃ
ＯＮいＣ０Ｎａ、下ＬｏｔＪＴ’ 、ｃ？５ＴＲＯＵＴ
、−・競合解決結果出力信号、φｍ ＋ ＜ｆ’
Ｍ・・・入力信号、Ａｌ。 Ａ２．Ａ３．Ａ４．Ａ５．Ａ６．Ａ７・・・ＡＮＤ論理
回路、０１，０２・ＯＲ論理回路、Ｔｌ、Ｔ２゜Ｔ３．
Ｔ４．Ｔ５．Ｔ６・・・３ステ一トバツフア回路、φＬ
、φＲ・・・競合解決回路入力信号、φＬＥ＋第１ 図 第２図 第 ３ 図
を示す図、第２図は第１の実施例におけるポート部およ
び競合解決回路を示す図、第３図は本発明の第２の実施
例である半導体メモリ装置を示す図、第４図は第２の実
施例におけるポート部および競合解決回路を示す図であ
る。 １０．２０．６０．７０・・・デュアルポートメモリ、
３０．８０・・・Ｒポート、４０．９０・・・しポート
、５０，１００−・・競合解決回路、φＵＳＬ＋φＬ＋
ＳＲ１φＬＳＬ＋φＬＳＲ・・・メモリチップセレクト
信号、工１０Ｌ、ｌ１０Ｒ・・・データ入出力信号、ア
ドレスいアドレス代・・・メモリアドレス入力信号、Ｃ
ＯＮいＣ０Ｎａ、下ＬｏｔＪＴ’ 、ｃ？５ＴＲＯＵＴ
、−・競合解決結果出力信号、φｍ ＋ ＜ｆ’
Ｍ・・・入力信号、Ａｌ。 Ａ２．Ａ３．Ａ４．Ａ５．Ａ６．Ａ７・・・ＡＮＤ論理
回路、０１，０２・ＯＲ論理回路、Ｔｌ、Ｔ２゜Ｔ３．
Ｔ４．Ｔ５．Ｔ６・・・３ステ一トバツフア回路、φＬ
、φＲ・・・競合解決回路入力信号、φＬＥ＋第１ 図 第２図 第 ３ 図
Claims (1)
- 複数のポートと競合解決回路とを持ち、記憶部分に対
して同時に不規則に読み出し、または書き込みを行なう
半導体メモリと、複数個の半導体メモリを同時に任意の
個数動作させる為に複数個の半導体メモリのうち、ある
半導体メモリを選択する手段と、その選択された半導体
メモリの競合解決結果を他の半導体メモリに伝達する手
段と、他の選択されない半導体メモリだけが動作する場
合においても選択された半導体メモリの競合解決回路を
作動させる手段とを含むことを特徴とする半導体メモリ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62130121A JPS63293785A (ja) | 1987-05-26 | 1987-05-26 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62130121A JPS63293785A (ja) | 1987-05-26 | 1987-05-26 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63293785A true JPS63293785A (ja) | 1988-11-30 |
Family
ID=15026452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62130121A Pending JPS63293785A (ja) | 1987-05-26 | 1987-05-26 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63293785A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5659711A (en) * | 1991-03-13 | 1997-08-19 | Mitsubishi Denki Kabushiki Kaisha | Multiport memory and method of arbitrating an access conflict therein |
-
1987
- 1987-05-26 JP JP62130121A patent/JPS63293785A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5659711A (en) * | 1991-03-13 | 1997-08-19 | Mitsubishi Denki Kabushiki Kaisha | Multiport memory and method of arbitrating an access conflict therein |
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