JPS6329400A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS6329400A JPS6329400A JP61172175A JP17217586A JPS6329400A JP S6329400 A JPS6329400 A JP S6329400A JP 61172175 A JP61172175 A JP 61172175A JP 17217586 A JP17217586 A JP 17217586A JP S6329400 A JPS6329400 A JP S6329400A
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- program
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- 230000015654 memory Effects 0.000 claims abstract description 29
- 230000001066 destructive effect Effects 0.000 claims abstract description 6
- 230000002950 deficient Effects 0.000 claims description 12
- XUFQPHANEAPEMJ-UHFFFAOYSA-N famotidine Chemical compound NC(N)=NC1=NC(CSCCC(N)=NS(N)(=O)=O)=CS1 XUFQPHANEAPEMJ-UHFFFAOYSA-N 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリに関し、特に正規メモリセルに不
良が生じた場合にそのメモリセルを予備メモリセルに置
き換え救済する冗長回路を備えた半導体メモリに関する
。
良が生じた場合にそのメモリセルを予備メモリセルに置
き換え救済する冗長回路を備えた半導体メモリに関する
。
近年半導体メモリは、メモリ容量増加のために製造歩留
りが低下する方向へ向っているため、冗長回路（正規メ
モリセルと予備メモリセル含量−千ップートに形成して
おき、製造中に正規メモリセルに不良が生じた場合、予
備メモリセルに置き換え救済する機能）を有する回路を
備えたメモリが増加している。
りが低下する方向へ向っているため、冗長回路（正規メ
モリセルと予備メモリセル含量−千ップートに形成して
おき、製造中に正規メモリセルに不良が生じた場合、予
備メモリセルに置き換え救済する機能）を有する回路を
備えたメモリが増加している。
従来、この種の冗長機能を備えた半導体メモリは、正規
メモリセルを予備メモリセルに置き換える予備メモリセ
ル選択回路を有していてその中に不良メモリセルのアド
レスをプログラムするためのヒユーズ素子等を備えたプ
ログラム回路を具備している。
メモリセルを予備メモリセルに置き換える予備メモリセ
ル選択回路を有していてその中に不良メモリセルのアド
レスをプログラムするためのヒユーズ素子等を備えたプ
ログラム回路を具備している。
第２図に従来の予備メモリセル選択回路を示す。
第２図において、プログラム回路１１−０〜１１−ｎの
出力とその出力をそれぞれインベータ１２−０〜１２−
ｎを通して得られる反転信号により、伝達ゲートで構成
されている不良アドレス選択スイッチ回路１３−Ｏ〜１
３−ｎが駆動され、所望のアドレス情報１５が予備デコ
ーダ１６の入力として供給される。又は、予備デコーダ
イネーブル信号１４もプログラム回路１１から供給され
て予備デコーダ１６が選択され、不良メモリセルへ置き
換えられる。
出力とその出力をそれぞれインベータ１２−０〜１２−
ｎを通して得られる反転信号により、伝達ゲートで構成
されている不良アドレス選択スイッチ回路１３−Ｏ〜１
３−ｎが駆動され、所望のアドレス情報１５が予備デコ
ーダ１６の入力として供給される。又は、予備デコーダ
イネーブル信号１４もプログラム回路１１から供給され
て予備デコーダ１６が選択され、不良メモリセルへ置き
換えられる。
第３図にプログラム回路の第１の従来例を示す。
電源端子ＶＣＣと接地端子間にヒユーズ素子Ｆと抵抗Ｒ
が直列接続され、直列接続点が出力０として取り出され
ている。このプログラム回路においては、ヒユーズ素子
Ｆをレーザ等により切断するか否かでプログラムを行う
ため、ヒユーズ素子Ｆと抵抗Ｒとの抵抗値の比を十分小
さく取っている。
が直列接続され、直列接続点が出力０として取り出され
ている。このプログラム回路においては、ヒユーズ素子
Ｆをレーザ等により切断するか否かでプログラムを行う
ため、ヒユーズ素子Ｆと抵抗Ｒとの抵抗値の比を十分小
さく取っている。
そのため、切断前は、出力Ｏに１”、切断後に”ｏ″が
出力される。
出力される。
第４図にプログラム回路の第２の従来例を示す。
第２の従来例は電気的にプログラムする回路である。第
４図においては第３図の抵抗Ｒと並列にｎＭＯＳトラン
ジスタＱ６が接続され、かつＱ６のゲートにはパ・ソド
Ｐが接続されている。ここでプログラムを行うためのヒ
ユーズ素子Ｆの切断は、パ・・ｌドＰに針を立て正の電
圧を印加し、Ｑ６をオンさせ、ヒユーズ素子Ｆに大電流
を流させる。このことにより、ヒユーズ素子Ｆを溶断さ
せプログラムを行う。
４図においては第３図の抵抗Ｒと並列にｎＭＯＳトラン
ジスタＱ６が接続され、かつＱ６のゲートにはパ・ソド
Ｐが接続されている。ここでプログラムを行うためのヒ
ユーズ素子Ｆの切断は、パ・・ｌドＰに針を立て正の電
圧を印加し、Ｑ６をオンさせ、ヒユーズ素子Ｆに大電流
を流させる。このことにより、ヒユーズ素子Ｆを溶断さ
せプログラムを行う。
上述した従来のプログラム回路は、第１．第２の従来例
共、ヒユーズ素子を切断するため、信頼性が悪化すると
いう欠点がある。また、し−ザー装置により、ヒユーズ
素子を切断する方法では、専用のレーザー装置が必要で
あり、ＩＣの製造コス１へを増加させる欠点もある。
共、ヒユーズ素子を切断するため、信頼性が悪化すると
いう欠点がある。また、し−ザー装置により、ヒユーズ
素子を切断する方法では、専用のレーザー装置が必要で
あり、ＩＣの製造コス１へを増加させる欠点もある。
本発明の目的は、信頼性の改善されたプログラム回路を
備えた半導体メモリを提供することにある。
備えた半導体メモリを提供することにある。
本発明の半導体メモリは、複数のプログラム回路と、前
記プログラム回路の出力によってそれぞれ制御される不
良アドレス選択スイッチ回路と、前記不良アドレス選択
スイッチ回路の出力信号及び予備デコーダイネーブル信
号を解読する予備デコーダとを含む予備メモリセル選択
回路を備えた半導体メモリにおいて、前記プログラム回
路はプログラム設定信号によって制御される伝達回路を
介してアドレス信号入力端子に接続された電気的に書き
込み可能な非破壊型メモリ素子を含むものである。
記プログラム回路の出力によってそれぞれ制御される不
良アドレス選択スイッチ回路と、前記不良アドレス選択
スイッチ回路の出力信号及び予備デコーダイネーブル信
号を解読する予備デコーダとを含む予備メモリセル選択
回路を備えた半導体メモリにおいて、前記プログラム回
路はプログラム設定信号によって制御される伝達回路を
介してアドレス信号入力端子に接続された電気的に書き
込み可能な非破壊型メモリ素子を含むものである。
ここで非破壊型メモリ素子というのは、ヒユーズ切断型
やダイオード破壊型のような情報の書換えが不可能なメ
モリ素子以外のもの、ＦＡＭＯ３企典型とするメモリ素
子の意である。
やダイオード破壊型のような情報の書換えが不可能なメ
モリ素子以外のもの、ＦＡＭＯ３企典型とするメモリ素
子の意である。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の主要部の回路図である。
第１図において、Ａ Ｏ〜Ａｎは、アドレス入力端子で
あり、かつ、プログラム端子である。１７ゝ−〇〜１７
−ｎはそれぞれプログラム回路１９−Ｏ〜１９−ｎとア
ドレス入力端子ＡＯ〜Ａｎを接続するか否かを行う伝達
回路であり、９ＭＯ３）−ランジスタＱ１． ｎ ＭＯ
Ｓ トランジスタＱ２とＣＭＯＳインバータ１８−Ｏで
構成されている。また、この伝達回路の入力には、バッ
ドＰと一方か接地端子に接続されている抵抗Ｒとに接続
されている。上述のプログラム回路１９−０〜１９−ｎ
は、ρチャネル型Ｆ Ａ Ｍ ＯＳ （ＦｌｏａｔｉＢ
Ｉｎ−１ｅｃｔｉ−ｏｎ Ｍｅｔａｌ ０ｘｉｄ
ｅ Ｓｅ＋ｎ１ｃｏｎｄｕｃｔｏｒ） Ｑ ３
、 ｎＭ ○ＳトランジスタＱ４．Ｑｓ 、ＣＭＯ
Ｓインバータ２０−○で構成されている回路である。ま
た、上述のトランジスタＱ４のゲートには、リセ・・ノ
ド信号ＲＴ、トランジスタＱ５のゲートには、出力Ｏ−
０が接続されている。
あり、かつ、プログラム端子である。１７ゝ−〇〜１７
−ｎはそれぞれプログラム回路１９−Ｏ〜１９−ｎとア
ドレス入力端子ＡＯ〜Ａｎを接続するか否かを行う伝達
回路であり、９ＭＯ３）−ランジスタＱ１． ｎ ＭＯ
Ｓ トランジスタＱ２とＣＭＯＳインバータ１８−Ｏで
構成されている。また、この伝達回路の入力には、バッ
ドＰと一方か接地端子に接続されている抵抗Ｒとに接続
されている。上述のプログラム回路１９−０〜１９−ｎ
は、ρチャネル型Ｆ Ａ Ｍ ＯＳ （ＦｌｏａｔｉＢ
Ｉｎ−１ｅｃｔｉ−ｏｎ Ｍｅｔａｌ ０ｘｉｄ
ｅ Ｓｅ＋ｎ１ｃｏｎｄｕｃｔｏｒ） Ｑ ３
、 ｎＭ ○ＳトランジスタＱ４．Ｑｓ 、ＣＭＯ
Ｓインバータ２０−○で構成されている回路である。ま
た、上述のトランジスタＱ４のゲートには、リセ・・ノ
ド信号ＲＴ、トランジスタＱ５のゲートには、出力Ｏ−
０が接続されている。
次に、この実施例の回路動作について説明する。
プログラムを行っていない場合、パ・・ｌ）Ｐは開放で
あり、上述のＰチャネル型ＦＡＭＯ３Ｑ３がオフである
ため、リセット信号ＲＴにより、トランジスタＱ４がオ
ンし、接点Ｎは接地レベルになる９そのため、出力Ｏ−
Ｏには°゛Ｈ゛′が出力される。また、リセット信号Ｒ
Ｔが非活性となりトランジスタＱ４がオフしても、トラ
ンジスタＱ５により出力Ｏ−Ｏ〜Ｏ−ｎには、“Ｈ”が
保たれる。
あり、上述のＰチャネル型ＦＡＭＯ３Ｑ３がオフである
ため、リセット信号ＲＴにより、トランジスタＱ４がオ
ンし、接点Ｎは接地レベルになる９そのため、出力Ｏ−
Ｏには°゛Ｈ゛′が出力される。また、リセット信号Ｒ
Ｔが非活性となりトランジスタＱ４がオフしても、トラ
ンジスタＱ５により出力Ｏ−Ｏ〜Ｏ−ｎには、“Ｈ”が
保たれる。
次にプログラムを行う場合は、パッドＰに針を立て、針
から正の電位（プログラム設定信号）を印加する。この
ことにより、アドレス端子ＡＯ〜Ａｎと接点Ｎとが接続
される。次に置換するアドレス端子に一定幅の高電圧パ
ルス（例えば約２０■）を印加すれば、Ｐチャネル型Ｆ
ＡＭＯ３Ｑ３がアバランシェ現象を起し、浮遊ゲートに
電荷が蓄積され、常にＱ３はオン状態となる。このオン
状態はＰチャネル型ＦＡＭＯ３に紫外線を照射しないか
ぎり、半永久的にオン状態のまま保持される。このこと
により接点Ｎは”Ｈ”となり、出力０には°°Ｌ°゛が
出力される。このようにしてプログラムが可能となる。
から正の電位（プログラム設定信号）を印加する。この
ことにより、アドレス端子ＡＯ〜Ａｎと接点Ｎとが接続
される。次に置換するアドレス端子に一定幅の高電圧パ
ルス（例えば約２０■）を印加すれば、Ｐチャネル型Ｆ
ＡＭＯ３Ｑ３がアバランシェ現象を起し、浮遊ゲートに
電荷が蓄積され、常にＱ３はオン状態となる。このオン
状態はＰチャネル型ＦＡＭＯ３に紫外線を照射しないか
ぎり、半永久的にオン状態のまま保持される。このこと
により接点Ｎは”Ｈ”となり、出力０には°°Ｌ°゛が
出力される。このようにしてプログラムが可能となる。
このようなプログラム回路を第２図の１１〜１１−ｎと
して用いればよい。
して用いればよい。
また、パッドＰを使用していない外部端子に接続してお
けば、組立後にも不良メモリセル部を予備メモリセル部
に置換でき救済できる。
けば、組立後にも不良メモリセル部を予備メモリセル部
に置換でき救済できる。
なお、アドレス端子ＡＯ〜Ａｎは、このプログラム回路
の外、不良アドレス選択スイッチ回路や正規のアドレス
デコーダにも接続されているが、正規動作時には（Ｐは
開放）伝達回路１７−０〜１７−ｎが非導通であるから
支障はないし、プログラムされたあとは予備デコーダ１
６の出力により言亥当するデコーダかマスクされるので
問題はない。
の外、不良アドレス選択スイッチ回路や正規のアドレス
デコーダにも接続されているが、正規動作時には（Ｐは
開放）伝達回路１７−０〜１７−ｎが非導通であるから
支障はないし、プログラムされたあとは予備デコーダ１
６の出力により言亥当するデコーダかマスクされるので
問題はない。
尚、本実施例では、リセット信号ＲＴにより制御される
トラジスタＱ４により、節点Ｎのイニシャルライズを行
なっているが、トランジスタＱ４の代りに高抵抗多結晶
シリコン抵抗等の高抵抗素子を使用しても、イニシャル
ライズが可能であり、同様に本発明の主旨を満たす半導
体メモリが構成できる。その他、種々の応用例が実現で
きることは、言うまでもない。
トラジスタＱ４により、節点Ｎのイニシャルライズを行
なっているが、トランジスタＱ４の代りに高抵抗多結晶
シリコン抵抗等の高抵抗素子を使用しても、イニシャル
ライズが可能であり、同様に本発明の主旨を満たす半導
体メモリが構成できる。その他、種々の応用例が実現で
きることは、言うまでもない。
以上説明したように本発明は非破壊型メモリを用いたプ
ログラム回路を有しているので、ヒユーズ素子を使用す
ること無しにプログラムできるので、信頼性が悪化する
こともない。また、レーザ装置を使用しないので経済的
でありヒユーズ切断ミスなどもない。
ログラム回路を有しているので、ヒユーズ素子を使用す
ること無しにプログラムできるので、信頼性が悪化する
こともない。また、レーザ装置を使用しないので経済的
でありヒユーズ切断ミスなどもない。
第１図は本発明の一実施例の主要部であるプログラム回
路の回路図、第２図は従来の予備メモリ勺ル選択回路の
回路図、第３図、第４図はそれぞれ従来のプロクラム回
路の第１及び第２の例を示す回路図である。 １１．１１−〇〜１１−ｎ・・・プログラム回路、１２
−０〜１２−ｎ・−ＣＭＯＳインバータ、１３−○〜１
３−ｎ・・・不良アドレス選択スイッチ回路、１４・・
・予備デコーダイネーブル信号、１５・・・アドレス情
報、１６・・・予備デコーダ、１７−Ｏ〜１７−ｎ・・
伝達回路、１８−０・・・ＣＭ ＯＳインバータ、１９
−Ｏ〜１９−ｎ・・・プログラム回路、ＡＯ〜Ａｎ・・
アドレス信号入力端子、Ｆ・・ヒユーズ素子、○、Ｏ−
０〜Ｏ−ｎ・・・出力信号、Ｐ・・パッド、Ｑｌ・・・
ｐＭＯ３）−ランジスタ、Ｑ２・・・ｎＭＯ３ｌ・ラン
ジスタ、Ｑ３・・・ｐチャネル型ＦＡＭＯ３，Ｑ４゜Ｑ
５．Ｑ６・・・ｎＭＯｓトランジスタ、Ｒ・・・抵抗。
路の回路図、第２図は従来の予備メモリ勺ル選択回路の
回路図、第３図、第４図はそれぞれ従来のプロクラム回
路の第１及び第２の例を示す回路図である。 １１．１１−〇〜１１−ｎ・・・プログラム回路、１２
−０〜１２−ｎ・−ＣＭＯＳインバータ、１３−○〜１
３−ｎ・・・不良アドレス選択スイッチ回路、１４・・
・予備デコーダイネーブル信号、１５・・・アドレス情
報、１６・・・予備デコーダ、１７−Ｏ〜１７−ｎ・・
伝達回路、１８−０・・・ＣＭ ＯＳインバータ、１９
−Ｏ〜１９−ｎ・・・プログラム回路、ＡＯ〜Ａｎ・・
アドレス信号入力端子、Ｆ・・ヒユーズ素子、○、Ｏ−
０〜Ｏ−ｎ・・・出力信号、Ｐ・・パッド、Ｑｌ・・・
ｐＭＯ３）−ランジスタ、Ｑ２・・・ｎＭＯ３ｌ・ラン
ジスタ、Ｑ３・・・ｐチャネル型ＦＡＭＯ３，Ｑ４゜Ｑ
５．Ｑ６・・・ｎＭＯｓトランジスタ、Ｒ・・・抵抗。
Claims (1)
- 複数のプログラム回路と、前記プログラム回路の出力
によってそれぞれ制御される不良アドレス選択スイッチ
回路と、前記不良アドレス選択スイッチ回路の出力信号
及び予備デコーダイネーブル信号を解読する予備デコー
ダとを含む予備メモリセル選択回路を備えた半導体メモ
リにおいて、前記プログラム回路はプログラム設定信号
によつて制御される伝達回路を介してアドレス信号入力
端子に接続された電気的に書き込み可能な非破壊型メモ
リ素子を含むことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61172175A JPS6329400A (ja) | 1986-07-21 | 1986-07-21 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61172175A JPS6329400A (ja) | 1986-07-21 | 1986-07-21 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6329400A true JPS6329400A (ja) | 1988-02-08 |
Family
ID=15936964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61172175A Pending JPS6329400A (ja) | 1986-07-21 | 1986-07-21 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6329400A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6751138B2 (en) | 1990-07-12 | 2004-06-15 | Renesas Technology Corporation | Semiconductor integrated circuit device |
-
1986
- 1986-07-21 JP JP61172175A patent/JPS6329400A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6751138B2 (en) | 1990-07-12 | 2004-06-15 | Renesas Technology Corporation | Semiconductor integrated circuit device |
| US7002830B2 (en) | 1990-07-12 | 2006-02-21 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7212425B2 (en) | 1990-07-12 | 2007-05-01 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7336535B2 (en) | 1990-07-12 | 2008-02-26 | Renesas Technology Corp. | Semiconductor integrated circuit device |
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