JPS6329464A - パネルの配線パタ−ンの構造 - Google Patents
パネルの配線パタ−ンの構造Info
- Publication number
- JPS6329464A JPS6329464A JP17215086A JP17215086A JPS6329464A JP S6329464 A JPS6329464 A JP S6329464A JP 17215086 A JP17215086 A JP 17215086A JP 17215086 A JP17215086 A JP 17215086A JP S6329464 A JPS6329464 A JP S6329464A
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- Japan
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- panel
- layer
- wiring pattern
- solder
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- Pending
Links
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Landscapes
- Connections Effected By Soldering, Adhesion, Or Permanent Deformation (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパネル上でＩＣその他の素子を実装する液晶パ
ネルなどの表示用パネルのようなガラス等の透明絶縁基
板上の３明導電膜パターンの配線構造に関するもので、
特にＩＣをフリ、ブチ、プボンディング（以下ＰＣＢと
いう）実装するに適するものである。
ネルなどの表示用パネルのようなガラス等の透明絶縁基
板上の３明導電膜パターンの配線構造に関するもので、
特にＩＣをフリ、ブチ、プボンディング（以下ＰＣＢと
いう）実装するに適するものである。
ガラス等の透明絶縁基板上に透明導電膜パターンを形成
したパネル上でＩＣその他の素子実装を行う方式におい
て、上記パネルの配線パターン構造として、配線パター
ンの素子を実装する付辺の領域をはんだ濡れ性の良い金
属を表層とする層を透明導電膜上に形成し、さらに素子
実装部の少なくともその周辺部のはんだ濡れ性の良い金
属を表層とする層上にはんだレジスト層を形成したパタ
ーン構造とすることで、実装時のはんだの流れを制御し
、はんだバンプ付ＩＣを用いたＰＣＢ実装の場合には、
ＩＣとパネルとの間隙がひろくなり、ＩＣのエツジショ
ートを防止するといった実装の信頼性を高めるようにし
たゆ 〔従来の技術〕 従来、ガラス等の透明絶縁基板上に透明４電膜パターン
を形成した表示パネルなどのパネル上でＩＣその他の素
子を実装する際のパネルの配線パターンとしては、第２
図にみられるように、素子を実装する付辺の領域にはん
だ２孟れ性の良い金属を表層とする層が透明導電膜上に
形成されている構造であった。
したパネル上でＩＣその他の素子実装を行う方式におい
て、上記パネルの配線パターン構造として、配線パター
ンの素子を実装する付辺の領域をはんだ濡れ性の良い金
属を表層とする層を透明導電膜上に形成し、さらに素子
実装部の少なくともその周辺部のはんだ濡れ性の良い金
属を表層とする層上にはんだレジスト層を形成したパタ
ーン構造とすることで、実装時のはんだの流れを制御し
、はんだバンプ付ＩＣを用いたＰＣＢ実装の場合には、
ＩＣとパネルとの間隙がひろくなり、ＩＣのエツジショ
ートを防止するといった実装の信頼性を高めるようにし
たゆ 〔従来の技術〕 従来、ガラス等の透明絶縁基板上に透明４電膜パターン
を形成した表示パネルなどのパネル上でＩＣその他の素
子を実装する際のパネルの配線パターンとしては、第２
図にみられるように、素子を実装する付辺の領域にはん
だ２孟れ性の良い金属を表層とする層が透明導電膜上に
形成されている構造であった。
しかしながら、このような構造においては、はんだが表
面を流れやすく、ＩＣとしてはんだハンプ付１ｃを用い
、ＦＣＢ方弐で実装する場合においては、はんだが流れ
ることにより、ＩＣとパネルとの間隙が狭くなり、第２
図に示すようにＩＣのエッヂにおいてはんだとショート
が発生し、実装不良となるなど、実装の信頼性に問題が
あった。
面を流れやすく、ＩＣとしてはんだハンプ付１ｃを用い
、ＦＣＢ方弐で実装する場合においては、はんだが流れ
ることにより、ＩＣとパネルとの間隙が狭くなり、第２
図に示すようにＩＣのエッヂにおいてはんだとショート
が発生し、実装不良となるなど、実装の信頼性に問題が
あった。
本発明はこのような実装において、その信頼性を高める
ことが可能な配線パターンの構造を低コストに提供しよ
うというものである。
ことが可能な配線パターンの構造を低コストに提供しよ
うというものである。
上記のような問題点を解決するため、パネルの配線パタ
ーンの構造として、素子を実装する付辺の領域に従来と
同様はんだ濡れ性の良い金属を表層とする層を透明導電
膜上に形成し、さらに素子実装部の少なくともその周辺
部のはんだ濡れ性の良い金属を表層とする層上にはんだ
レジスト層を形成するようにした。
ーンの構造として、素子を実装する付辺の領域に従来と
同様はんだ濡れ性の良い金属を表層とする層を透明導電
膜上に形成し、さらに素子実装部の少なくともその周辺
部のはんだ濡れ性の良い金属を表層とする層上にはんだ
レジスト層を形成するようにした。
このように従来の構成にはんだレジスト層を付加するこ
とで、素子実装部でのはんだ流れ量を制御することが可
能となる。
とで、素子実装部でのはんだ流れ量を制御することが可
能となる。
以下実施例により本発明の詳細な説明する。
第１図に示すように、ガラスなどの透明絶縁基板よりな
るパネル１上にＴＴＯ，ネサ膜などの透明導電膜２が蒸
着などのＰＶＤ法あるいはＣＶＤ法により形成され、フ
ォトエツチングなどを使用し配線パターンが構成されて
いる。これに、素子を実装する付辺の領域に、はんだ濡
れ性の良い金属（金、銀１ｗ４など）を表層とする層（
通常クロム、ニッケルなどが下地として施される）３が
形成されている。この形成方法としてはＰＶＤ法。
るパネル１上にＴＴＯ，ネサ膜などの透明導電膜２が蒸
着などのＰＶＤ法あるいはＣＶＤ法により形成され、フ
ォトエツチングなどを使用し配線パターンが構成されて
いる。これに、素子を実装する付辺の領域に、はんだ濡
れ性の良い金属（金、銀１ｗ４など）を表層とする層（
通常クロム、ニッケルなどが下地として施される）３が
形成されている。この形成方法としてはＰＶＤ法。
無電解めっき法により全面形成し、必要領域以外をエツ
チング除去する方法、不要部をマスキングした後部分的
にＰＶＤ法、無電解めっき法により形成する方法などが
使用される。次に素子実装部の少なくともその周辺部の
はんだ濡れ性の良い金属を表層とする層３上にはんだレ
ジスト層４を形成し、配線パターンを完成させた。
チング除去する方法、不要部をマスキングした後部分的
にＰＶＤ法、無電解めっき法により形成する方法などが
使用される。次に素子実装部の少なくともその周辺部の
はんだ濡れ性の良い金属を表層とする層３上にはんだレ
ジスト層４を形成し、配線パターンを完成させた。
ここにおいて、はんだレジスト層の形成方法としては、
スクリーン印刷によるはんだレジストの形成も可能であ
るが、パターンが高密度になれば、はんだレジスト性を
存するフォトレジストを使用した層形成が精度を出す上
で有利である。
スクリーン印刷によるはんだレジストの形成も可能であ
るが、パターンが高密度になれば、はんだレジスト性を
存するフォトレジストを使用した層形成が精度を出す上
で有利である。
このような配線パターンの構造を有する表示用パネルを
用いて、ドライバー１ｃをＦＣＢ方弐で実装した所、は
んだ流れも少なくエフデシヨードも発生せず、信頼性が
高く、品質の良いパネルを得ることが出来た。（第３図
） 〔発明の効果〕 以上述べてきたように本発明によれば、はんだレジスト
層を素子実装部周辺に配置することにより、はんだの流
れ量が制御出来、はんだバンプ付ＩＣを使用したＰＣＢ
実装においては、ＩＣとパネルとの間隙をひろくとるこ
とが出来、エフデシヨードなどの問題が解決でき、実装
の信頼性を増すことが出来る。また、はんだの流れ性を
気にする他の素子の実装においても、同様に信頼性を高
めることが出来る。
用いて、ドライバー１ｃをＦＣＢ方弐で実装した所、は
んだ流れも少なくエフデシヨードも発生せず、信頼性が
高く、品質の良いパネルを得ることが出来た。（第３図
） 〔発明の効果〕 以上述べてきたように本発明によれば、はんだレジスト
層を素子実装部周辺に配置することにより、はんだの流
れ量が制御出来、はんだバンプ付ＩＣを使用したＰＣＢ
実装においては、ＩＣとパネルとの間隙をひろくとるこ
とが出来、エフデシヨードなどの問題が解決でき、実装
の信頼性を増すことが出来る。また、はんだの流れ性を
気にする他の素子の実装においても、同様に信頼性を高
めることが出来る。
さらに、本発明の配線パターンの構造は従来の構造には
んだレジスト層を付加するのみの構造のため、従来の工
程を大幅に変更することなく、かつ、設備的にも多くを
要さないため、低コストで信頼性を高めることが可能に
なる。
んだレジスト層を付加するのみの構造のため、従来の工
程を大幅に変更することなく、かつ、設備的にも多くを
要さないため、低コストで信頼性を高めることが可能に
なる。
なお、本発明は液晶パネルなどの表示パネル以外にも同
様な構成で実装を行う他の用途にも使用出来る。
様な構成で実装を行う他の用途にも使用出来る。
第１図は本発明の一実施例を示すパネルの配線パターン
の一部を示す平面図（Ａ）、断面図（Ｂ）、第２図は従
来方法による実装部を示す断面図、第３図は本発明によ
る実装部を示す断面図である。 以上
の一部を示す平面図（Ａ）、断面図（Ｂ）、第２図は従
来方法による実装部を示す断面図、第３図は本発明によ
る実装部を示す断面図である。 以上
Claims (1)
- ガラス等の透明絶縁基板上に透明導電膜パターンを形
成したパネル上でＩＣその他の素子を実装するパネルの
配線パターンにおいて、素子を実装する付辺の領域をは
んだ濡れ性の良い金属を表層とする層を透明導電膜上に
形成し、さらに素子実装部の少なくともその周辺部のは
んだ濡れ性の良い金属を表層とする層上にはんだレジス
ト層を形成したことを特徴とするパネルの配線パターン
の構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17215086A JPS6329464A (ja) | 1986-07-22 | 1986-07-22 | パネルの配線パタ−ンの構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17215086A JPS6329464A (ja) | 1986-07-22 | 1986-07-22 | パネルの配線パタ−ンの構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6329464A true JPS6329464A (ja) | 1988-02-08 |
Family
ID=15936490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17215086A Pending JPS6329464A (ja) | 1986-07-22 | 1986-07-22 | パネルの配線パタ−ンの構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6329464A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01135423U (ja) * | 1988-03-10 | 1989-09-18 | ||
| JP2008026528A (ja) * | 2006-07-20 | 2008-02-07 | Matsushita Electric Ind Co Ltd | ディスプレイ装置 |
-
1986
- 1986-07-22 JP JP17215086A patent/JPS6329464A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01135423U (ja) * | 1988-03-10 | 1989-09-18 | ||
| JP2008026528A (ja) * | 2006-07-20 | 2008-02-07 | Matsushita Electric Ind Co Ltd | ディスプレイ装置 |
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