JPS6329548A - 集積回路の金属化部 - Google Patents
集積回路の金属化部Info
- Publication number
- JPS6329548A JPS6329548A JP62170829A JP17082987A JPS6329548A JP S6329548 A JPS6329548 A JP S6329548A JP 62170829 A JP62170829 A JP 62170829A JP 17082987 A JP17082987 A JP 17082987A JP S6329548 A JPS6329548 A JP S6329548A
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- JP
- Japan
- Prior art keywords
- layer
- titanium
- aluminum
- silicon
- metallization
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/425—Barrier, adhesion or liner layers
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は集積回路の配線、端子接続等に使用されるア
ルミニウム又はアルミニウム・シリコンから成る金属化
部に関するものである。
ルミニウム又はアルミニウム・シリコンから成る金属化
部に関するものである。
集積回路の導体路系として通常使用される金属化部は主
としてアルミニウム・シリコン系のものであり、これに
はアルミニウム又はアルミニウム・シリコンの外に合金
添加物例えばチタン、銅又はそれに類似した金属が含ま
れることがある。しかしこれらのＡｌ−３ｉ系は電流負
荷性能が限定され、これまで以上の電流密度の伝送に使
用できることは考えられない。高い電流密度は集積回路
の小形化に際して必要となるものである。
としてアルミニウム・シリコン系のものであり、これに
はアルミニウム又はアルミニウム・シリコンの外に合金
添加物例えばチタン、銅又はそれに類似した金属が含ま
れることがある。しかしこれらのＡｌ−３ｉ系は電流負
荷性能が限定され、これまで以上の電流密度の伝送に使
用できることは考えられない。高い電流密度は集積回路
の小形化に際して必要となるものである。
更にＡｌ−３ｉ系特にアルミニウムは予想されるｌ黒度
サイクルに際して高いヒルロックが形成され易い。更に
導体路構造の乾式エツチング等に際して腐食の発生が認
められる。アルミニウム・シリコン層がドープされたシ
リコンと非ドープシリコンのいずれかに対しても選択的
に乾式エツチングすることが不可能であり、シリコンと
の結合に使用される接触窓の上でＡｌ−３ｉ金罪化石の
充分な重なり合いが必要であるという事実により設計の
多様性と同時に集積回路の集債密変が？定される。
サイクルに際して高いヒルロックが形成され易い。更に
導体路構造の乾式エツチング等に際して腐食の発生が認
められる。アルミニウム・シリコン層がドープされたシ
リコンと非ドープシリコンのいずれかに対しても選択的
に乾式エツチングすることが不可能であり、シリコンと
の結合に使用される接触窓の上でＡｌ−３ｉ金罪化石の
充分な重なり合いが必要であるという事実により設計の
多様性と同時に集積回路の集債密変が？定される。
この発明の目的は、合金添加物を含むかあるいは含まな
いアルミニウム・シリコン金属化部に比べて多くの利点
をもつＳ積回路用の金属化部を提供することである。
いアルミニウム・シリコン金属化部に比べて多くの利点
をもつＳ積回路用の金属化部を提供することである。
（問題点を解決するための手段〕
この目的は特許請求の範囲第１項に特徴として挙げた構
成とすることによって達成される。
成とすることによって達成される。
この発明の種々の実施態様は特許請求の範囲第２項以下
に示されている。
に示されている。
図面に示した実施例についてこの発明を更に詳細に説明
する。
する。
シリコン層Ｓｉ内にそれよりも著しく高濃度にドープさ
れた鉢形の接触窓１が設けられている。
れた鉢形の接触窓１が設けられている。
この発明による金属化部は白金シリサイドおよびアルミ
ニウム層またはアルミニウム・シリコン層によって互に
分離された複数のチタン、チタン・タングステン又は窒
化チタンの層から成るサンドイッチ層列となっている。
ニウム層またはアルミニウム・シリコン層によって互に
分離された複数のチタン、チタン・タングステン又は窒
化チタンの層から成るサンドイッチ層列となっている。
この１列では白金シリサイド層２は接触窓１の上だけに
あり、シリコン層Ｓｉと白金シリサイド層２０表面から
始まってチタン層３、チタン・タングステン１′５５お
よび窒化チタンＦｉ７の三層で覆われる。これらの層は
アルミニウム層又はアルミニウム・シリコン層４と６に
よって互に分離されている。
あり、シリコン層Ｓｉと白金シリサイド層２０表面から
始まってチタン層３、チタン・タングステン１′５５お
よび窒化チタンＦｉ７の三層で覆われる。これらの層は
アルミニウム層又はアルミニウム・シリコン層４と６に
よって互に分離されている。
この発明によれば少くとも２つのチタン層、チタン・タ
ングステン層又は窒化チタン層とそれに対応する数の上
記アルミニウム化合物から成る分離層が設けられる。
ングステン層又は窒化チタン層とそれに対応する数の上
記アルミニウム化合物から成る分離層が設けられる。
この発明によるサンドイッチ層り１農よ適当なスパッタ
リング法により１つの工程段で作ることができる。
リング法により１つの工程段で作ることができる。
サンドイッチ層列の各層の厚さは次のように選定される
。白金シリサイド層２に対しでは、既に構造化されてい
るシリコン層Ｓｉにおシするプロセス時間と寄生効果に
基づき６０乃至７０ｎｍの厚さ；下方のチタン層、チタ
ン・タングステン層又は窒化チタン層３．５に対しては
４０乃至６００ｎｍ特に約１１００ｎの厚さ；アルミニ
ウム層又はアルミニウム・シリコン層４．６に対しては
ＩＱＱｎｍ乃至１１０００ｎ特に４００ｎｍ付近の厚さ
；上方のチタン層、チタン・タングステン１又は窒化チ
タン層７に対しては６０乃至６００ｎｍ、ただしその下
のチタン化合物層よりも薄い厚さ。各層の厚さは上方の
アルミニウム層又はアルミニウム・シリコン層６から下
方の１５乃至３に向って低減させるのが有利である。
。白金シリサイド層２に対しでは、既に構造化されてい
るシリコン層Ｓｉにおシするプロセス時間と寄生効果に
基づき６０乃至７０ｎｍの厚さ；下方のチタン層、チタ
ン・タングステン層又は窒化チタン層３．５に対しては
４０乃至６００ｎｍ特に約１１００ｎの厚さ；アルミニ
ウム層又はアルミニウム・シリコン層４．６に対しては
ＩＱＱｎｍ乃至１１０００ｎ特に４００ｎｍ付近の厚さ
；上方のチタン層、チタン・タングステン１又は窒化チ
タン層７に対しては６０乃至６００ｎｍ、ただしその下
のチタン化合物層よりも薄い厚さ。各層の厚さは上方の
アルミニウム層又はアルミニウム・シリコン層６から下
方の１５乃至３に向って低減させるのが有利である。
この発明による金τ化部の利点として；ま、例えば１０
倍に達する高電流負荷性と並んで例えば電気泳動、腐食
、ノ品変係数の劣化等の寄生効果に基づくヒルロック形
成の、減少と導電路欠陥の発生傾向の低減が挙げられる
。更にこの発明のサンドイッチ金属化部は、シリコンＥ
Ｓｉ上に設けられた層３乃至７のサンドイッチ構造を白
金シリサイド２の接触金属化部に対して選択的に乾式エ
ツチングすることを可能にする。これは下方のチタン、
チタン・タングステン又は窒化チタンの屓３が白金シリ
サイド２を全熱浸さないか僅か浸すだけであるエツチン
グ剤を用いて構造化可能であることに基づく。
倍に達する高電流負荷性と並んで例えば電気泳動、腐食
、ノ品変係数の劣化等の寄生効果に基づくヒルロック形
成の、減少と導電路欠陥の発生傾向の低減が挙げられる
。更にこの発明のサンドイッチ金属化部は、シリコンＥ
Ｓｉ上に設けられた層３乃至７のサンドイッチ構造を白
金シリサイド２の接触金属化部に対して選択的に乾式エ
ツチングすることを可能にする。これは下方のチタン、
チタン・タングステン又は窒化チタンの屓３が白金シリ
サイド２を全熱浸さないか僅か浸すだけであるエツチン
グ剤を用いて構造化可能であることに基づく。
この発明によるサンドインチ金属化部に対してはエツチ
ングにより傾斜した側面を作ることも可能である。これ
はチタン、チタン・タングステンまたは窒化チタンの最
上層が等方的にエツチング可能であり続くアルミニウム
とシリコンのエツチングに際して傾斜した側面となるこ
とによるものである。このようなエツチング過程後の９
＋１面は全体が一様にｐＨしたものにはならず、小さな
段の集まりとなりその包絡面が１斜面となるのである。
ングにより傾斜した側面を作ることも可能である。これ
はチタン、チタン・タングステンまたは窒化チタンの最
上層が等方的にエツチング可能であり続くアルミニウム
とシリコンのエツチングに際して傾斜した側面となるこ
とによるものである。このようなエツチング過程後の９
＋１面は全体が一様にｐＨしたものにはならず、小さな
段の集まりとなりその包絡面が１斜面となるのである。
このことから例えば酸化膜析出等により材料を追加して
付着させる場合には表面の平滑化が進められ、更に追加
された材料の収縮と張り出しが避けられる。
付着させる場合には表面の平滑化が進められ、更に追加
された材料の収縮と張り出しが避けられる。
この発明による濱３乃至７のサンドイッチ金属化部は集
積回路の多層金泥化部においてノン・Ｚステッド・ヴイ
アホール（ｎｏｎ ｎｅｓｔｅｄ ｖｉａｈｏｌｅ）と
よばれているものの形成を可能にする。この場合チタン
、チタン・タングステン又は窒化チタンとアルミニウム
又はアルミニウム・シリコンとの間のエツチングの選択
性に基づき集積回路の上部金属化面においてヴイアホー
ルの縁どりを必要としない。この事実に基づき多層金泥
化部を備える集積回路の実現に必要な面積を著しく低減
させることができる。
積回路の多層金泥化部においてノン・Ｚステッド・ヴイ
アホール（ｎｏｎ ｎｅｓｔｅｄ ｖｉａｈｏｌｅ）と
よばれているものの形成を可能にする。この場合チタン
、チタン・タングステン又は窒化チタンとアルミニウム
又はアルミニウム・シリコンとの間のエツチングの選択
性に基づき集積回路の上部金属化面においてヴイアホー
ルの縁どりを必要としない。この事実に基づき多層金泥
化部を備える集積回路の実現に必要な面積を著しく低減
させることができる。
導体路金属化部として利用される屓３乃至７は必ずしも
第１図に示すようにシリコンＩ％ｌ Ｓ ＋の上だけに
設けられるのではなく、その他の集積回路形成用の表面
例えば酸化シリコン又は窒化チタンの表面にも設けるこ
とができる。下方のチタン、チタン・タングステン又は
窒化チタンの層３によりそれぞれの基層への接着が常に
改善される。同時にこの下層３はアルミニウム層又はア
ルミニウム・シリコン層と白金シリサイド層２の間の拡
散隆璧となる。このそれ自体公知の接触金属化部は低い
抵抗と安定な接触形成によって広く知ら机でいるもので
ある。同時にこの接触金属化部は適当な基層と適当な工
程によりショットキー接触の形成ろこ使用される。 更
に上方のチタン、チタン・タングステン又は窒化チタン
の層３はアルミニウム・シリコン層のエツチングに際し
てエツチング１窒となり、この発明によるサンドイッチ
金属化部のフォト技術による構造化に際じて薄いフォト
レジスト層の使用を可能にし、ｔ構造の微細化を更に進
めることができる。同時に屓７Ｉよフォトリソグラフィ
に際して反射防止５層となる。
第１図に示すようにシリコンＩ％ｌ Ｓ ＋の上だけに
設けられるのではなく、その他の集積回路形成用の表面
例えば酸化シリコン又は窒化チタンの表面にも設けるこ
とができる。下方のチタン、チタン・タングステン又は
窒化チタンの層３によりそれぞれの基層への接着が常に
改善される。同時にこの下層３はアルミニウム層又はア
ルミニウム・シリコン層と白金シリサイド層２の間の拡
散隆璧となる。このそれ自体公知の接触金属化部は低い
抵抗と安定な接触形成によって広く知ら机でいるもので
ある。同時にこの接触金属化部は適当な基層と適当な工
程によりショットキー接触の形成ろこ使用される。 更
に上方のチタン、チタン・タングステン又は窒化チタン
の層３はアルミニウム・シリコン層のエツチングに際し
てエツチング１窒となり、この発明によるサンドイッチ
金属化部のフォト技術による構造化に際じて薄いフォト
レジスト層の使用を可能にし、ｔ構造の微細化を更に進
めることができる。同時に屓７Ｉよフォトリソグラフィ
に際して反射防止５層となる。
図面はこの発明の１つの実施１夕１１の断面構成を示す
もので、Ｓｉはシリコン基層、ｌは接触窓、２は白金シ
リサイド層、３と５と７はチタン又はチタン・タングス
テン又は窒化チタンの層、４と６はアルミニウム又はア
ルミニウム・シリコン層である。
もので、Ｓｉはシリコン基層、ｌは接触窓、２は白金シ
リサイド層、３と５と７はチタン又はチタン・タングス
テン又は窒化チタンの層、４と６はアルミニウム又はア
ルミニウム・シリコン層である。
Claims (1)
- 【特許請求の範囲】 １）白金シリサイド層（２）および合金添加物を含むか
あるいは含まないアルミニウム層又はアルミニウム・シ
リコン層（４、６）によって互に分離された複数のチタ
ン層、チタン・タングステン層又は窒化チタン層（３、
５、７）で構成されたサンドイッチ層列であることを特
徴とする合金添加物を含むか含まないアルミニウム・シ
リコンを使用する集積回路用の金属化部。 ２）白金シリサイド層（２）が半導体接触面（１）上だ
けに設けられることを特徴とする特許請求の範囲第１項
記載の金属化部。 ３）層の厚さが、上方のアルミニウム又はアルミニウム
・シリコン層から下方の層（５、４、３）に向って次第
に低下することを特徴とする特許請求の範囲第１項また
は第２項記載の金属化部。 ４）白金シリサイド層（２）の厚さが６０乃至７０ｎｍ
、下方のチタン層、チタン・タングステン層又は窒化チ
タン層（３、５）の厚さが４０乃至６００ｎｍ、特に１
００ｎｍ、合金添加物を含むかあるいは含まないアルミ
ニウム層又はアルミニウム・シリコン層の厚さが１００
乃至１０００ｎｍ特に約４００ｎｍ、上方のチタン層、
チタン・タングステン層又は窒化チタン層（７）の厚さ
が６０乃至６００ｎｍであることを特徴とする特許請求
の範囲第１項乃至第３項のいずれか１項に記載の金属化
部。 ５）金属化部が１つの工程段階においてスパッタリング
により形成されることを特徴とする特許請求の範囲第１
項乃至第４項のいずれか１項に記載の金属化部。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3623137.1 | 1986-07-09 | ||
| DE3623137 | 1986-07-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6329548A true JPS6329548A (ja) | 1988-02-08 |
Family
ID=6304780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62170829A Pending JPS6329548A (ja) | 1986-07-09 | 1987-07-07 | 集積回路の金属化部 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0253299A1 (ja) |
| JP (1) | JPS6329548A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009044194A (ja) * | 1994-04-28 | 2009-02-26 | Xerox Corp | 多層メタル線を有する薄膜構造 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0256557B1 (en) * | 1986-08-19 | 1993-01-07 | Fujitsu Limited | Semiconductor device having thin film wiring layer and method of forming thin wiring layer |
| US4782380A (en) * | 1987-01-22 | 1988-11-01 | Advanced Micro Devices, Inc. | Multilayer interconnection for integrated circuit structure having two or more conductive metal layers |
| DE4017181C2 (de) * | 1990-05-29 | 1998-08-27 | Daimler Benz Aerospace Ag | Elektrisches Bauelement |
| DE102004036142B4 (de) * | 2004-07-26 | 2009-04-09 | Infineon Technologies Ag | Halbleiterbauelement mit einer Metallisierung mit mehreren durch zumindest eine Barriereschicht getrennten Metallisierungsschichten sowie Verfahren zu dessen Herstellung |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4206472A (en) * | 1977-12-27 | 1980-06-03 | International Business Machines Corporation | Thin film structures and method for fabricating same |
| US4566026A (en) * | 1984-04-25 | 1986-01-21 | Honeywell Inc. | Integrated circuit bimetal layer |
-
1987
- 1987-07-07 JP JP62170829A patent/JPS6329548A/ja active Pending
- 1987-07-08 EP EP87109880A patent/EP0253299A1/de not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009044194A (ja) * | 1994-04-28 | 2009-02-26 | Xerox Corp | 多層メタル線を有する薄膜構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0253299A1 (de) | 1988-01-20 |
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