JPS6329588A - 絶縁ゲ−ト半導体装置とその製造方法 - Google Patents
絶縁ゲ−ト半導体装置とその製造方法Info
- Publication number
- JPS6329588A JPS6329588A JP61171658A JP17165886A JPS6329588A JP S6329588 A JPS6329588 A JP S6329588A JP 61171658 A JP61171658 A JP 61171658A JP 17165886 A JP17165886 A JP 17165886A JP S6329588 A JPS6329588 A JP S6329588A
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- JP
- Japan
- Prior art keywords
- substrate
- gate
- semiconductor device
- insulated gate
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/213—Channel regions of field-effect devices
- H10D62/221—Channel regions of field-effect devices of FETs
- H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
- H10D62/299—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations
- H10D62/307—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations the doping variations being parallel to the channel lengths
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高融点金属をゲートに用いた〜ｔＯＳ。
ＦＥＴ （絶縁ゲート電界効果トランジスタ）に関し、
特に微細へｉｔｓ 、ＦＥＴの短チヤネル効果防止技術
に関する。
特に微細へｉｔｓ 、ＦＥＴの短チヤネル効果防止技術
に関する。
半導体素子の集積度をあげろため、あるいは高周波特性
を改善する１こめに、ＭＯＳＦＥＴのゲート長はま丁ま
丁短チャネル化される傾向にある。
を改善する１こめに、ＭＯＳＦＥＴのゲート長はま丁ま
丁短チャネル化される傾向にある。
ゲート長の短かい微細なＭＯＳＦＥＴを製造するために
は、ソース・ドレイン拡散をセルファライン（自己整合
）できる技術としてライト・ドープト・ドレイ７ＬＤＤ
（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）技
術が知られている。ＬＤＤ構造については、日経マグロ
ウヒル社発行１９８５年夏版ニノケイ。
は、ソース・ドレイン拡散をセルファライン（自己整合
）できる技術としてライト・ドープト・ドレイ７ＬＤＤ
（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）技
術が知られている。ＬＤＤ構造については、日経マグロ
ウヒル社発行１９８５年夏版ニノケイ。
マイクロデバイス（ＮＩＫＫＥＩ ＭＩＣＲＯＤＥＶＩ
ＣＥＳ ）ｐ３９−４３に記載されている。そのプロセ
スは、ゲート電極の両側に形成したＣ Ｖ Ｄ−３ｒ
Ｏｔのスペーサを用いてドレインとの間に低濃度層を形
成するもので工程数も多く極めて複雑である。
ＣＥＳ ）ｐ３９−４３に記載されている。そのプロセ
スは、ゲート電極の両側に形成したＣ Ｖ Ｄ−３ｒ
Ｏｔのスペーサを用いてドレインとの間に低濃度層を形
成するもので工程数も多く極めて複雑である。
本発明者はゲート長の短かい微細なＭＯＳＦＥＴを製造
する他の技術として、Ｍ□（モリブデン）などの高融点
金属をゲートに用い、配線抵抗値を小さく保持するとと
もにセルファラインでソース・ドレイン拡散を行うこと
のできる方法を検討してきた。
する他の技術として、Ｍ□（モリブデン）などの高融点
金属をゲートに用い、配線抵抗値を小さく保持するとと
もにセルファラインでソース・ドレイン拡散を行うこと
のできる方法を検討してきた。
ところで、ゲート長が１．５μｍ以下になり、短チヤネ
ル化が進むとゲート下でソース・ドレイン間でパンチス
ルーする（短チヤネル効果）を生じ、短チヤネル化にも
おのずから限界がある。一方、ゲート下の基板の不純物
濃度を高濃度にｆると、パンチスルー耐性が向上する。
ル化が進むとゲート下でソース・ドレイン間でパンチス
ルーする（短チヤネル効果）を生じ、短チヤネル化にも
おのずから限界がある。一方、ゲート下の基板の不純物
濃度を高濃度にｆると、パンチスルー耐性が向上する。
しかし、逆にゲート下のチャネル抵抗が増し、その分だ
け高周波特性が低下するという問題があることが分った
。
け高周波特性が低下するという問題があることが分った
。
本発明は上記した問題点を克服するためになされたもの
であり、その目的とするところはゲート下のチャネル抵
抗弁を増すことなく、パンチスルー耐性のよい、したが
ってより短チヤネル化の可能なＭＯ８ＦＥＴ構造及びそ
の製造法を提供することにある。
であり、その目的とするところはゲート下のチャネル抵
抗弁を増すことなく、パンチスルー耐性のよい、したが
ってより短チヤネル化の可能なＭＯ８ＦＥＴ構造及びそ
の製造法を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述および添付図面からあきらかになろう。
明細書の記述および添付図面からあきらかになろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明子れば下記のとおりである。
を簡単に説明子れば下記のとおりである。
丁なわち、ｐ型Ｓｉを基板とするチャネルＭＱＳＦＥＴ
において、少なくともドレイン側のゲート電極下に上記
ドレインと異なる導電型（基板と′同一の導電型）低濃
度層を形成したものである。
において、少なくともドレイン側のゲート電極下に上記
ドレインと異なる導電型（基板と′同一の導電型）低濃
度層を形成したものである。
上記した手段によれば、たとえばゲート下のｐ基板にお
いて一部にのみ濃度の高いｐ領域があることにより、こ
の部分で空乏層の広がりをおさえることができる。一方
、ゲート下のチャネルｐ領域以外はｐ−領域であるため
にゲート下チャネル抵抗分を比較的に抑えることができ
ろ。したがってより短チヤネル化の可能なＭ ＯＳ Ｆ
Ｅ Ｔを実現し前記目的を達成できるものである。
いて一部にのみ濃度の高いｐ領域があることにより、こ
の部分で空乏層の広がりをおさえることができる。一方
、ゲート下のチャネルｐ領域以外はｐ−領域であるため
にゲート下チャネル抵抗分を比較的に抑えることができ
ろ。したがってより短チヤネル化の可能なＭ ＯＳ Ｆ
Ｅ Ｔを実現し前記目的を達成できるものである。
第１図乃至第３図は本発明の一実施例を示すものであっ
てゲート長１μｍｎチャネルＭＯ３ＦＥＴプロセスの工
程断面図である。
てゲート長１μｍｎチャネルＭＯ３ＦＥＴプロセスの工
程断面図である。
以下各工程にそって詳述子も。
（１）第１図に示すように、基板濃度５ ×Ｉ Ｑ”’
０５１ ””のｐ形Ｓｉ結晶基板１を用意し、その表面
に熱酸化により厚さ６００Ａのゲート酸化膜（ＳｉＯ＊
）２を生成する。
０５１ ””のｐ形Ｓｉ結晶基板１を用意し、その表面
に熱酸化により厚さ６００Ａのゲート酸化膜（ＳｉＯ＊
）２を生成する。
次いでこの上にＭｏをスパッタし、ホトレジスト・マス
クを使用してチャネル長１μｍ Ｉ） Ｍ ｏゲート３
を形成ｊ石。
クを使用してチャネル長１μｍ Ｉ） Ｍ ｏゲート３
を形成ｊ石。
（２）〜１０ゲート３をマスクとし、１００ＫｅＶでＰ
＋（ソン）イオン注入を行う。このときのＰ“のドーズ
量は基板ｐ形がｎ反転しない範囲で、たとえばｌ Ｘ
Ｉ Ｑ １２（７１−２程度に注入する。このあとアニ
ールによりｐ＋イオンは基板内に拡散され、深さ方向（
約０．４μｍ）の８０％の割合で横方向にも広がり、Ｍ
□ゲート３の下にも０．３μｍ程度まわりこんだｐ−層
４が形成される（第２図）。
＋（ソン）イオン注入を行う。このときのＰ“のドーズ
量は基板ｐ形がｎ反転しない範囲で、たとえばｌ Ｘ
Ｉ Ｑ １２（７１−２程度に注入する。このあとアニ
ールによりｐ＋イオンは基板内に拡散され、深さ方向（
約０．４μｍ）の８０％の割合で横方向にも広がり、Ｍ
□ゲート３の下にも０．３μｍ程度まわりこんだｐ−層
４が形成される（第２図）。
（３）引続いて、１２５ＫｅＶでＡｓ”（ヒ素）を６×
ＩＱ”ｍ−２程度イオン注入する。この場合、Ａｓ”イ
オンは散乱されることなくほぼ直進的に基板に注入され
、ソースおよびドレインの０層５を形成する（第３図）
。
ＩＱ”ｍ−２程度イオン注入する。この場合、Ａｓ”イ
オンは散乱されることなくほぼ直進的に基板に注入され
、ソースおよびドレインの０層５を形成する（第３図）
。
以上の工程によって、ソース・ドレイン間の基板表面に
ｎ、ｐ−１ｐ、 ｐ−１ｎ構造が得られる。
ｎ、ｐ−１ｐ、 ｐ−１ｎ構造が得られる。
このような発明によれば、次の理由によってＮ１０ＳＦ
ＥＴ構造及び製造法としての効果が得られる。
ＥＴ構造及び製造法としての効果が得られる。
（１）ゲート下において、中央部なのこして周辺にｐ−
４を形成することにより、ゲート下中央の一部のみに濃
度の高いチャネル部ｐ層１ａが存在することになり、空
乏層の広がりを押え、短チャネル効果の防止ができる。
４を形成することにより、ゲート下中央の一部のみに濃
度の高いチャネル部ｐ層１ａが存在することになり、空
乏層の広がりを押え、短チャネル効果の防止ができる。
（２）ゲート下の周辺にｐ−層が形成されることにより
チャネル抵抗の増加を比較的におさえることができ、高
性能のＭＯＳＦＥＴが実現できる。
チャネル抵抗の増加を比較的におさえることができ、高
性能のＭＯＳＦＥＴが実現できる。
（３）ｐ＋ノ拡散係数はＡｓ＋のそれより大きいことに
より、セルファライン的に短チャネルＭＯ８ＦＥＴの製
造が可能となった。
より、セルファライン的に短チャネルＭＯ８ＦＥＴの製
造が可能となった。
（４）上記（１）〜（３）によりＭＯＳＦＥＴのＮＦ％
性の改善ができろとともにＭＯ３ＩＣの高集積化が可能
となった。
性の改善ができろとともにＭＯ３ＩＣの高集積化が可能
となった。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で下記のよう
に種々に変更可能である。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で下記のよう
に種々に変更可能である。
（１）第４図に示すようにＰ＋（リン）イオン注入の際
にソース側にホトレジストマスク６を設げることにより
、ドレイン側圧のみｐ−層４を形成する。次いで第５図
に示すようにＭＯゲート３をマスクにＡｓ＋イオン注入
を行い、ソース・ドレインｎ″″層５を形成する。
にソース側にホトレジストマスク６を設げることにより
、ドレイン側圧のみｐ−層４を形成する。次いで第５図
に示すようにＭＯゲート３をマスクにＡｓ＋イオン注入
を行い、ソース・ドレインｎ″″層５を形成する。
チャネル部ｐ層よりの空乏層のひろがりはドレイン方向
のみであるから、ｐ−層をドレイン側のみに形成するこ
とによって、前記実施例の効果は充分に得られる。
のみであるから、ｐ−層をドレイン側のみに形成するこ
とによって、前記実施例の効果は充分に得られる。
（２）第６図に示すように、ゲートの側面部ＫＣＶＤ−
３ｉ Ｑｔ等よりなるスペーサ７を形成しこれを利用し
てＰ”（ＩＪン）又はＡ ｓ ” （ヒ素）イオン注入
を行うことにより、ＬＤＤ構造に本発明を併用すること
ができる。
３ｉ Ｑｔ等よりなるスペーサ７を形成しこれを利用し
てＰ”（ＩＪン）又はＡ ｓ ” （ヒ素）イオン注入
を行うことにより、ＬＤＤ構造に本発明を併用すること
ができる。
本発明は金属、金属シリサイドを電極とするＭＯＳＦＥ
Ｔ（単体）ＭＯ３ＩＣ全般に利用して効果をあげろこと
ができる。
Ｔ（単体）ＭＯ３ＩＣ全般に利用して効果をあげろこと
ができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明丁れば下記のとおりである
。
て得られる効果を簡単に説明丁れば下記のとおりである
。
丁なわち、より短ゲート長化の実現により、ＭＯＳＦＥ
ＴのＮＦ特性が改善できろとともにＭＯ８ＩＣの高集積
化が可能となった。
ＴのＮＦ特性が改善できろとともにＭＯ８ＩＣの高集積
化が可能となった。
第１図乃至第３図は本発明の一実施例を示すＭＯ８ＦＥ
Ｔプロセスの工程断面図である。 第４図乃至第５図は本発明の他の実施例を示すＭＯ３Ｆ
ＥＴプロセスの一部工程断面図である。 第６図は本発明の応用例を示すＭ’０８ＦＥＴの断面図
である。 １・・ｐ型Ｓｉ基板、２・・・ゲート酸化膜、３・・・
ゲート、４・・・ｐ−層、５・・ソース・ドレイン方向
層。 代理人 升埋士 小 川 勝 男′ ・第 ４
図 第 ６ 図
Ｔプロセスの工程断面図である。 第４図乃至第５図は本発明の他の実施例を示すＭＯ３Ｆ
ＥＴプロセスの一部工程断面図である。 第６図は本発明の応用例を示すＭ’０８ＦＥＴの断面図
である。 １・・ｐ型Ｓｉ基板、２・・・ゲート酸化膜、３・・・
ゲート、４・・・ｐ−層、５・・ソース・ドレイン方向
層。 代理人 升埋士 小 川 勝 男′ ・第 ４
図 第 ６ 図
Claims (1)
- 【特許請求の範囲】 １、絶縁ゲート電界効果トランジスタであって、少なく
ともドレイン側のゲート下に基体と同じ導電形で低濃度
の領域が形成されていることを特徴とする絶縁ゲート半
導体装置。 ２、特許請求の範囲第１項に記載の絶縁ゲート半導体装
置において、絶縁ゲートはモリブデン又はモリブデンシ
リサイドのごとき高融点金属である。 ３、半導体基板上に絶縁膜を介して金属電極を形成し、
この金属電極を用いて自己整合的に基板と逆の導電型で
拡散係数の大きい第１の不純物を拡散して基板と同じ導
電形の低濃度の領域を形成し、次いで上記金属電極を用
いて自己整合的に基板と逆の導電形で拡散係数のより小
さい第２の不純物を拡散して基板と異なる導電型の領域
を形成することを特徴とする絶縁ゲート半導体装置の製
造方法。 ４、特許請求の範囲第３項記載の絶縁ゲート半導体装置
の製造方法において、上記金属電極はモリブデン又はモ
リブデンシリサイドの如き高融点金属である。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61171658A JPS6329588A (ja) | 1986-07-23 | 1986-07-23 | 絶縁ゲ−ト半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61171658A JPS6329588A (ja) | 1986-07-23 | 1986-07-23 | 絶縁ゲ−ト半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6329588A true JPS6329588A (ja) | 1988-02-08 |
Family
ID=15927296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61171658A Pending JPS6329588A (ja) | 1986-07-23 | 1986-07-23 | 絶縁ゲ−ト半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6329588A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5853693A (en) * | 1996-04-03 | 1998-12-29 | Mitsubishi Gas Chemical Company, Inc. | Hydrogenation catalyst for production of hydrogen peroxide, and method for preparation of same |
| CN1109014C (zh) * | 1999-05-17 | 2003-05-21 | 河南兴泰精细化工有限公司 | 一种亲水性脂肪酸甘油单酯制备工艺 |
| JP2008235933A (ja) * | 2004-10-29 | 2008-10-02 | Toshiba Corp | 半導体装置 |
-
1986
- 1986-07-23 JP JP61171658A patent/JPS6329588A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5853693A (en) * | 1996-04-03 | 1998-12-29 | Mitsubishi Gas Chemical Company, Inc. | Hydrogenation catalyst for production of hydrogen peroxide, and method for preparation of same |
| US6126914A (en) * | 1996-04-03 | 2000-10-03 | Mitsubishi Gas Chemical Co., Inc. | Hydrogenation catalyst for production of hydrogen peroxide, and method for preparation of same |
| CN1109014C (zh) * | 1999-05-17 | 2003-05-21 | 河南兴泰精细化工有限公司 | 一种亲水性脂肪酸甘油单酯制备工艺 |
| JP2008235933A (ja) * | 2004-10-29 | 2008-10-02 | Toshiba Corp | 半導体装置 |
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