JPS6329836B2 - - Google Patents
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- JPS6329836B2 JPS6329836B2 JP55036685A JP3668580A JPS6329836B2 JP S6329836 B2 JPS6329836 B2 JP S6329836B2 JP 55036685 A JP55036685 A JP 55036685A JP 3668580 A JP3668580 A JP 3668580A JP S6329836 B2 JPS6329836 B2 JP S6329836B2
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- Japan
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- region
- type semiconductor
- semiconductor region
- gate
- type
- Prior art date
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- Expired
Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/602—Heterojunction gate electrodes for FETs
Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は、シヨツトキ接合を注入電極として備
えたトンネル注入トランジスタとそれを用いた集
積回路に関する。
えたトンネル注入トランジスタとそれを用いた集
積回路に関する。
シヨツトキ接合がこれまでトランジスタに用い
られたのは、電界効果トランジスタ（FET）の
制御電極であるゲートやドレインに対してであ
る。キヤリアを供給するエミツタやソースに使わ
れたことはない。エミツタやソースに使うと通常
の動作では逆バイアス方向となつて、キヤリアの
注入が行えないからである。
られたのは、電界効果トランジスタ（FET）の
制御電極であるゲートやドレインに対してであ
る。キヤリアを供給するエミツタやソースに使わ
れたことはない。エミツタやソースに使うと通常
の動作では逆バイアス方向となつて、キヤリアの
注入が行えないからである。
本願発明者等は、先にシヨツトキ接合をキヤリ
ア供給領域に用いて動作する新しいトランジスタ
を提案した（特開昭56−76574号）：シヨツトキ注
入電極型半導体装置）。ここで、その基本的な構
造と動作原理を述べておく。第１図は、金属ｎ型
半導体シヨツトキ接合近傍のバンドダイアグラム
である。１１はｎ型半導体、１２は伝導帯の端
部、１３は充満帯の端部、１４はフエルミレベ
ル、１５は金属である。Bは障壁高さ、εCは伝導
帯端エネルギ、εFはフエルミレベルである。領域
１１の不純物密度をNDとする空乏層幅Ｗは、 で与えられる。通常用いられるシヨツトキ接合の
Bは、金属側の電子がバリアを越えて半導体側
に注入されることのない程度には高くなされてい
る。また、Bの大きさは金属と半導体の種類に
よつて殆んどきまつてしまい、制御電極により制
御することはできない。シヨツトキ接合をエミツ
タにしたシヨツトキ接合トランジスタの断面構造
の例を第２図に示す。n+領域２１は、コレクタ
領域（あるいはドレイン領域と呼んでもよい）、
ｎ領域２２はチヤンネル、p+領域２３はゲート
領域、２４はシヨツトキ接合を形成する金属電
極、２１′，２３′はそれぞれコレクタ電極、ゲー
ト電極である。２６は、半導体かSiであれば、
SiO2，Si3N4，Al2O3，AlN等の絶縁物もしくは
これらの複合絶縁物であり、GaAsであれば
Si3N4，Al2O3，AlN，GaOxNg等もしくはこれ
らの複合絶縁物である。第２図Ｘ−X′線に沿う、
エミツタからコレクタまでの電位分布を第３図に
示す。コレクタには所定の正電圧Vaが加えられ
ている。第３図ａはゲート電圧Vg＝０の場合に
第３図ｂはゲート電圧Vg＞０の場合である。Vg
＝０の場合には、たとえば正電圧をコレクタに加
えても、シヨツトキ接合が逆バイアスであるか
ら、電流は流れない。この状態で、ゲートに所定
の正電圧を加えると、p+ゲート領域からホール
が注入される。注入されたホールは、第３図で書
かれた電位分布の最も高い部分、すなわちシヨツ
トキエミツタ直前に流れ込む。ホールはすぐには
金属電極には流れ出さないから、シヨツトキエミ
ツタ直前に留まることになる。シヨツトキエミツ
タ近傍のホール密度をＰとすると、空乏層幅は、
近似的に で与えられるようになり、次第に狭くなる。コレ
クタ電圧Vaが加えられているから、実際のＷの
値は少し違うし、当然ホール密度Ｐも空間的に分
布するから、式(2)より複雑な式でＷは現わされる
わけであるが、近似的には式(2)で考えて行つて
も、基本的に間違うことはない。いずれにしても
電位の高い所があればホールが流れ込んで行くわ
けである。ホールがある程度注入された状態の電
位分布は、第３図ｂのようになる。すなわち、電
位障壁幅が狭くなつているわけである。Bの大
きさにもよることではあるが、この電位障壁幅が
数100Åより狭くなれば、金属から半導体に向つ
て電子がトンネルで抜けるようになり、コレクタ
に流れ込む。すなわち、電流が流れるようになる
わけである。このトランジスタでは、電位障壁の
高さではなくその幅がゲートにより制御されて、
シヨツトキエミツタ領域の電子がトンネルにより
チヤンネルに注入されるわけである。このトラン
ジスタを、その構造からSchottky Emitter
Transistor（SET）あるいはSchottky Source
Transistor（SST）と呼んでもよいし、動作原理
からInjected Carrier Induced Tunnel
Injection Transistor（TIT）と呼んでもよい。
ここでは、一応TITと呼ぶことにする。
ア供給領域に用いて動作する新しいトランジスタ
を提案した（特開昭56−76574号）：シヨツトキ注
入電極型半導体装置）。ここで、その基本的な構
造と動作原理を述べておく。第１図は、金属ｎ型
半導体シヨツトキ接合近傍のバンドダイアグラム
である。１１はｎ型半導体、１２は伝導帯の端
部、１３は充満帯の端部、１４はフエルミレベ
ル、１５は金属である。Bは障壁高さ、εCは伝導
帯端エネルギ、εFはフエルミレベルである。領域
１１の不純物密度をNDとする空乏層幅Ｗは、 で与えられる。通常用いられるシヨツトキ接合の
Bは、金属側の電子がバリアを越えて半導体側
に注入されることのない程度には高くなされてい
る。また、Bの大きさは金属と半導体の種類に
よつて殆んどきまつてしまい、制御電極により制
御することはできない。シヨツトキ接合をエミツ
タにしたシヨツトキ接合トランジスタの断面構造
の例を第２図に示す。n+領域２１は、コレクタ
領域（あるいはドレイン領域と呼んでもよい）、
ｎ領域２２はチヤンネル、p+領域２３はゲート
領域、２４はシヨツトキ接合を形成する金属電
極、２１′，２３′はそれぞれコレクタ電極、ゲー
ト電極である。２６は、半導体かSiであれば、
SiO2，Si3N4，Al2O3，AlN等の絶縁物もしくは
これらの複合絶縁物であり、GaAsであれば
Si3N4，Al2O3，AlN，GaOxNg等もしくはこれ
らの複合絶縁物である。第２図Ｘ−X′線に沿う、
エミツタからコレクタまでの電位分布を第３図に
示す。コレクタには所定の正電圧Vaが加えられ
ている。第３図ａはゲート電圧Vg＝０の場合に
第３図ｂはゲート電圧Vg＞０の場合である。Vg
＝０の場合には、たとえば正電圧をコレクタに加
えても、シヨツトキ接合が逆バイアスであるか
ら、電流は流れない。この状態で、ゲートに所定
の正電圧を加えると、p+ゲート領域からホール
が注入される。注入されたホールは、第３図で書
かれた電位分布の最も高い部分、すなわちシヨツ
トキエミツタ直前に流れ込む。ホールはすぐには
金属電極には流れ出さないから、シヨツトキエミ
ツタ直前に留まることになる。シヨツトキエミツ
タ近傍のホール密度をＰとすると、空乏層幅は、
近似的に で与えられるようになり、次第に狭くなる。コレ
クタ電圧Vaが加えられているから、実際のＷの
値は少し違うし、当然ホール密度Ｐも空間的に分
布するから、式(2)より複雑な式でＷは現わされる
わけであるが、近似的には式(2)で考えて行つて
も、基本的に間違うことはない。いずれにしても
電位の高い所があればホールが流れ込んで行くわ
けである。ホールがある程度注入された状態の電
位分布は、第３図ｂのようになる。すなわち、電
位障壁幅が狭くなつているわけである。Bの大
きさにもよることではあるが、この電位障壁幅が
数100Åより狭くなれば、金属から半導体に向つ
て電子がトンネルで抜けるようになり、コレクタ
に流れ込む。すなわち、電流が流れるようになる
わけである。このトランジスタでは、電位障壁の
高さではなくその幅がゲートにより制御されて、
シヨツトキエミツタ領域の電子がトンネルにより
チヤンネルに注入されるわけである。このトラン
ジスタを、その構造からSchottky Emitter
Transistor（SET）あるいはSchottky Source
Transistor（SST）と呼んでもよいし、動作原理
からInjected Carrier Induced Tunnel
Injection Transistor（TIT）と呼んでもよい。
ここでは、一応TITと呼ぶことにする。
導通状態にあるときのTITを遮断するには、
Vgを零に戻せばよい。チヤンネルに入り込んで
いたホールの一部はシヨツトキ接合界面での再結
合で消滅し、残りはP+ゲート領域に吸収される。
P+ゲート領域へのホールの吸収を速く起すため
には、P+ゲート間隔は広すぎない方がよい。た
とえば、零ゲートバイアス状態で、P+ゲート領
域とｎチヤンネル領域の拡散電位で、P+ゲート
領域からｎ側に延びる空乏層が略々、チヤンネル
中央でつながる程度あるいはより完全につながる
程度がよい。P+ゲート間隔を２ａとすれば、 Ｎ（2a）2１×108cm-1 程度ということになろう。空乏層が完全につなが
るようであれば、ホールのP+ゲート領域への戻
りが速く、高速の動作が行えることになる。もち
ろん、動作速度がそれ程速くなくてもよいときに
は、ゲート間隔はもつと広くてもよい。TITは、
シヨツトキ接合により遮断が実現されているか
ら、ゲート間隔を広くしたからといつて、遮断特
性が劣化するわけではない。TITにおいて、導
通時にチヤンネルに注入された電子の一部がP+
ゲート領域に流れ込んで、ゲート電流を増加さ
せ、電流利得を劣化させる要因となる。
Vgを零に戻せばよい。チヤンネルに入り込んで
いたホールの一部はシヨツトキ接合界面での再結
合で消滅し、残りはP+ゲート領域に吸収される。
P+ゲート領域へのホールの吸収を速く起すため
には、P+ゲート間隔は広すぎない方がよい。た
とえば、零ゲートバイアス状態で、P+ゲート領
域とｎチヤンネル領域の拡散電位で、P+ゲート
領域からｎ側に延びる空乏層が略々、チヤンネル
中央でつながる程度あるいはより完全につながる
程度がよい。P+ゲート間隔を２ａとすれば、 Ｎ（2a）2１×108cm-1 程度ということになろう。空乏層が完全につなが
るようであれば、ホールのP+ゲート領域への戻
りが速く、高速の動作が行えることになる。もち
ろん、動作速度がそれ程速くなくてもよいときに
は、ゲート間隔はもつと広くてもよい。TITは、
シヨツトキ接合により遮断が実現されているか
ら、ゲート間隔を広くしたからといつて、遮断特
性が劣化するわけではない。TITにおいて、導
通時にチヤンネルに注入された電子の一部がP+
ゲート領域に流れ込んで、ゲート電流を増加さ
せ、電流利得を劣化させる要因となる。
本発明の目的は、叙上の欠点を除去したシヨツ
トキ接合トランジスタを提供することと、シヨツ
トキ接合トランジスタを用いた集積回路を提供す
ることである。
トキ接合トランジスタを提供することと、シヨツ
トキ接合トランジスタを用いた集積回路を提供す
ることである。
以下図面を参照しながら本発明を説明する。
TITは、その動作及び構造から、従来のバイ
ポーラトランジスタを用いたすべての集積回路に
適用できる。すなわち、TTL（Transistor
Transistor Logic），ECL（Emitter Coupled
Logic），NTL（Non−Threshold Logic），STL
（Schottky Transistor Logic），ISL（Integrated
Schottky Logic）等にである。すなわち、TIT
−TTL、TIT−ECL、TIT−STL、TIT−ISL
等といつたようにである。こうした集積回路構成
において、ドライバトランジスタがTITで構成
されているわけである。
ポーラトランジスタを用いたすべての集積回路に
適用できる。すなわち、TTL（Transistor
Transistor Logic），ECL（Emitter Coupled
Logic），NTL（Non−Threshold Logic），STL
（Schottky Transistor Logic），ISL（Integrated
Schottky Logic）等にである。すなわち、TIT
−TTL、TIT−ECL、TIT−STL、TIT−ISL
等といつたようにである。こうした集積回路構成
において、ドライバトランジスタがTITで構成
されているわけである。
まず、TITを応用するさいにもつとも適して
いるTIT−STLについて説明する。
いるTIT−STLについて説明する。
第４図が、その断面構造の一例である。３６−
３４−３５−３２がTITである。ｐ基板３１上
に埋込まれたn+コレクタ領域３２が設けられて
いる。ｎ領域３４はチヤンネル領域、P+領域３
５はゲート領域、３６はシヨツトキエミツタ領
域、３５′はゲート電極である。３７は、TITの
ゲート・コレクタ間クランプ用シヨツトキ電極で
ある。３８−１，３８−２は布線論理を取る時に
出力端子を独立させるための、シヨトキ電極であ
り、出力端子になつている。３９は分離領域であ
り、通常SiO2で作られる。４０は絶縁物である。
P′領域４１は、チヤンネルストツパ領域である。
第５図は第４図のTIT−STLの回路構成である。
TITのシンボルが決まつていないので、便宜上
静電誘導トランジスタ（SIT）のシンボルを使つ
ている。Vinは入力電圧、Voutは出力電圧、VDD
(十)は電源電圧である。Vはゲート・コレクタク
ランプ用シヨツトキダイオードの順方向降下電
圧、V′は出力端子シヨツトキダイオードの順方
向降下電圧である。RLは負荷抵抗である。第４
図に負荷抵抗の部分は示されていないが、通常絶
縁物上のポリシリコン抵抗で形成される。もちろ
ん特性の劣化をある程度許容できるのであれば、
拡散抵抗でもよい。インバータ動作はバイポーラ
STLとまつたく同じである。Vinが高レベル
（V＋Vd：VdはTITの導通時の降下電圧）であ
れば、TITは導通し、Voutは低レベル（Vf′＋
Vd）になる。Vinが低レベルなら、Voutは高レ
ベルである。すなわち、論理振幅は（Vf−Vf′）
で与えられる。雑音余裕度を考えれば、（Vf−
Vf′）は、通常0.2V程度以上であることが要求さ
れる。特別な場合には、もう少し小さくてもよ
い。こうなるように、シヨツトキ金属の種類や面
積が選定される。TIT−STLでは、導通時ゲー
ト・コレクタ間がVfだけ順方向にバイアスされ
るから、第４図の構造では、ゲートコレクタ間の
拡散容量が大きくならないよう直接接触させてい
る。Vfが0.6V程度以上であればP+とn+を直接接
触させた方が両領域間の容量は小さく、Vfが
0.6V程度り小さければ、P+とn+領域の間に高低
抗領域を介在させた方が容量は小さくなる。
３４−３５−３２がTITである。ｐ基板３１上
に埋込まれたn+コレクタ領域３２が設けられて
いる。ｎ領域３４はチヤンネル領域、P+領域３
５はゲート領域、３６はシヨツトキエミツタ領
域、３５′はゲート電極である。３７は、TITの
ゲート・コレクタ間クランプ用シヨツトキ電極で
ある。３８−１，３８−２は布線論理を取る時に
出力端子を独立させるための、シヨトキ電極であ
り、出力端子になつている。３９は分離領域であ
り、通常SiO2で作られる。４０は絶縁物である。
P′領域４１は、チヤンネルストツパ領域である。
第５図は第４図のTIT−STLの回路構成である。
TITのシンボルが決まつていないので、便宜上
静電誘導トランジスタ（SIT）のシンボルを使つ
ている。Vinは入力電圧、Voutは出力電圧、VDD
(十)は電源電圧である。Vはゲート・コレクタク
ランプ用シヨツトキダイオードの順方向降下電
圧、V′は出力端子シヨツトキダイオードの順方
向降下電圧である。RLは負荷抵抗である。第４
図に負荷抵抗の部分は示されていないが、通常絶
縁物上のポリシリコン抵抗で形成される。もちろ
ん特性の劣化をある程度許容できるのであれば、
拡散抵抗でもよい。インバータ動作はバイポーラ
STLとまつたく同じである。Vinが高レベル
（V＋Vd：VdはTITの導通時の降下電圧）であ
れば、TITは導通し、Voutは低レベル（Vf′＋
Vd）になる。Vinが低レベルなら、Voutは高レ
ベルである。すなわち、論理振幅は（Vf−Vf′）
で与えられる。雑音余裕度を考えれば、（Vf−
Vf′）は、通常0.2V程度以上であることが要求さ
れる。特別な場合には、もう少し小さくてもよ
い。こうなるように、シヨツトキ金属の種類や面
積が選定される。TIT−STLでは、導通時ゲー
ト・コレクタ間がVfだけ順方向にバイアスされ
るから、第４図の構造では、ゲートコレクタ間の
拡散容量が大きくならないよう直接接触させてい
る。Vfが0.6V程度以上であればP+とn+を直接接
触させた方が両領域間の容量は小さく、Vfが
0.6V程度り小さければ、P+とn+領域の間に高低
抗領域を介在させた方が容量は小さくなる。
エミツタ・コレクタ間を短かくして、ゲート間
隔も短くすれば、たとえばエミツタ・コレクタ間
1μｍ程度以下、ゲート間隔１〜2μm程度以下にす
れば、TIT−STLの動作速度はきわめて速いも
のになる。動作速度が十分速くなつた状態では、
n+コレクタ領域と基板の間が動作速度に影響す
る。コレクタ基板間容量は小さい程望ましい。容
量を小さくしようとして、Ｐ基板３１の不純物密
度を低くすると、n+コレクタ領域から基板側に
延びる空乏層の幅の変化がきわめて遅くなり、速
い動作が行えない。Ｐ基板の不純物密度を高くす
ると、容量が大きくなつて動作速度を低下させ
る。この欠点を除去した構造が、第６図である。
基板がP+基板になされ、P+基板とn+コレクタ領
域の間に、P-もしくはｉ層の高抵抗領域４２が
設けられている。領域４２の厚さ及び不純物密度
は、n+領域との拡散電位が、この領域が略々も
しくは完全に空乏化するような値に選んでおけば
よい。
隔も短くすれば、たとえばエミツタ・コレクタ間
1μｍ程度以下、ゲート間隔１〜2μm程度以下にす
れば、TIT−STLの動作速度はきわめて速いも
のになる。動作速度が十分速くなつた状態では、
n+コレクタ領域と基板の間が動作速度に影響す
る。コレクタ基板間容量は小さい程望ましい。容
量を小さくしようとして、Ｐ基板３１の不純物密
度を低くすると、n+コレクタ領域から基板側に
延びる空乏層の幅の変化がきわめて遅くなり、速
い動作が行えない。Ｐ基板の不純物密度を高くす
ると、容量が大きくなつて動作速度を低下させ
る。この欠点を除去した構造が、第６図である。
基板がP+基板になされ、P+基板とn+コレクタ領
域の間に、P-もしくはｉ層の高抵抗領域４２が
設けられている。領域４２の厚さ及び不純物密度
は、n+領域との拡散電位が、この領域が略々も
しくは完全に空乏化するような値に選んでおけば
よい。
出力端シヨツトキダイオードのVf′は、小さい
程望ましい。逆方向に電流が流れさえしなければ
よいわけである。同時に、TITのエミツタのバ
リア高さも低い方がわずかなゲートからのホール
注入で電流を流し易いから、低い方が望ましい。
したがつて、少なくとも３６と３８は同じ金属で
作るとよい。３７は、シヨツトキの面積を小さく
作ることでVfを大きくしてもよいし、バリアの
高くなる金属にしてもよい。
程望ましい。逆方向に電流が流れさえしなければ
よいわけである。同時に、TITのエミツタのバ
リア高さも低い方がわずかなゲートからのホール
注入で電流を流し易いから、低い方が望ましい。
したがつて、少なくとも３６と３８は同じ金属で
作るとよい。３７は、シヨツトキの面積を小さく
作ることでVfを大きくしてもよいし、バリアの
高くなる金属にしてもよい。
第４図、第６図の例はおもにSiに対する構造で
ある。一方、GaAsは半絶縁性の領域が容易に得
られる。
ある。一方、GaAsは半絶縁性の領域が容易に得
られる。
第７図に、TIT−STLをGaAsで構成した時の
断面構造例を示す。半絶縁性基板７１の上に、
n+層ｎ層をそれぞれ所定の厚さ成長する。ゲー
ト分離用の絶縁領域７９は、プロトン照射により
形成する。P+ゲート領域７４は、Be，Cd等のイ
オン注入によつて形成する。n+領域７２はコレ
クタ領域、ｎ領域７３はチヤンネル領域である。
７５はシヨツトキエミツタ、７４′はゲート電極、
７７はゲートコレクタクランプ用シヨツト接合用
電極、７８−１、７８−２は出力端子シヨツトキ
接合用電極である。８０は、Al2O3，AlN，
GaOxNy等の絶縁層である。この例では、n+領
域、ｎ領域とともにエピタキシヤル成長で形成さ
れているから、その厚さの精度はきわめてよい。
0.1μｍ程度の精度で十分形成できる。たとえばn+
領域厚さ0.5〜1μｍ程度、ｎ領域0.3〜1μｍ程度に
する。もちろんこれより厚くても薄くてもよいわ
けである。また、P+ゲートとn+コレクタの間に
ｎ領域を残してもよい。第６図で、負荷抵抗RL
が図示されていないが、同じく拡散抵抗で作つて
もよいし、低温プラズマCVDプロセスでポリシ
リコンを絶縁物上に形成して負荷としてもよい。
ｎ領域７３の幅は0.3〜2μｍ程度である。n+コレ
クタ領域、ｎ領域、P+ゲート領域の不純物密度
は、それぞれ、５×1017〜５×1018cm-3程度、１
×1014〜１×1017cm-3程度、１×1018〜１×1020cm
-3程度である。GaAsの場合には、電子の移動度
が大きいため、電流を同一面積でも大きくするこ
とができて、高速動作が行える。
断面構造例を示す。半絶縁性基板７１の上に、
n+層ｎ層をそれぞれ所定の厚さ成長する。ゲー
ト分離用の絶縁領域７９は、プロトン照射により
形成する。P+ゲート領域７４は、Be，Cd等のイ
オン注入によつて形成する。n+領域７２はコレ
クタ領域、ｎ領域７３はチヤンネル領域である。
７５はシヨツトキエミツタ、７４′はゲート電極、
７７はゲートコレクタクランプ用シヨツト接合用
電極、７８−１、７８−２は出力端子シヨツトキ
接合用電極である。８０は、Al2O3，AlN，
GaOxNy等の絶縁層である。この例では、n+領
域、ｎ領域とともにエピタキシヤル成長で形成さ
れているから、その厚さの精度はきわめてよい。
0.1μｍ程度の精度で十分形成できる。たとえばn+
領域厚さ0.5〜1μｍ程度、ｎ領域0.3〜1μｍ程度に
する。もちろんこれより厚くても薄くてもよいわ
けである。また、P+ゲートとn+コレクタの間に
ｎ領域を残してもよい。第６図で、負荷抵抗RL
が図示されていないが、同じく拡散抵抗で作つて
もよいし、低温プラズマCVDプロセスでポリシ
リコンを絶縁物上に形成して負荷としてもよい。
ｎ領域７３の幅は0.3〜2μｍ程度である。n+コレ
クタ領域、ｎ領域、P+ゲート領域の不純物密度
は、それぞれ、５×1017〜５×1018cm-3程度、１
×1014〜１×1017cm-3程度、１×1018〜１×1020cm
-3程度である。GaAsの場合には、電子の移動度
が大きいため、電流を同一面積でも大きくするこ
とができて、高速動作が行える。
これまで述べてきた例では、コレクタ領域、チ
ヤンネル領域、ゲート領域をすべて同一材料で構
成する場合を述べてきた。この場合には、エミツ
タからチヤンネルに注入された電子の一部がP+
ゲート領域に流れ込むことになつて、電流利得低
下の一因になつている。
ヤンネル領域、ゲート領域をすべて同一材料で構
成する場合を述べてきた。この場合には、エミツ
タからチヤンネルに注入された電子の一部がP+
ゲート領域に流れ込むことになつて、電流利得低
下の一因になつている。
この欠点を克服する構造を第８図に示す。個別
TITの断面構造が第８図には示されている。n+
コレクタ領域５１、ｎチヤンネル領域５２、P+
ゲート領域５３、シヨツトキエミツタ５４、コレ
クタ電極５１′、ゲート電極５３′である。５６は
絶縁層である。基本的構造は、これまでのTIT
と同じである。ただし、この構造でP+ゲート領
域の禁制帯幅がチヤンネル領域の禁制帯幅より広
くなされている。すなわち、ゲートチヤンネル間
がヘテロ接合になつているわけである。P+ゲー
ト領域の禁制帯幅εg2、チヤンネル領域の禁制帯
幅εg1とすると、ヘテロ接合でゲートとチヤンネ
ルが構成されている場合には、ホモ接合で形成さ
れている場合にくらべて、チヤンネルの伝導帯端
から見るゲートの伝導帯端の高さは、つねに
（εg2−εg1）だけ高いことになる。両領域の状態
密度にもよることではあるが、（εg2−εg1）が
0.1eV程度以上あれば、チヤンネル中の電子がP+
ゲートに流れ込むことは殆んどなくなる。すなわ
ち、エミツクからチヤンネルに注入された電子
は、再結合で消滅する以外はすべて、コレクタに
流れ込むことになる。ゲートとチヤンネル間はヘ
テロ接合になつている。界面準位が少なくなけれ
ば、界面での再結合電流が多くなつて、電流利得
はかえつて減少してしまう。界面準位の少ないヘ
テロ接合としては、たとえばSi−SIPOS（Semi−
Insulating Polycrystaline Silicon），GaAs−
Ga1-xAlxAS，GaAs−GaAs−Ga1-xAlxAs1-yPy
等がある。
TITの断面構造が第８図には示されている。n+
コレクタ領域５１、ｎチヤンネル領域５２、P+
ゲート領域５３、シヨツトキエミツタ５４、コレ
クタ電極５１′、ゲート電極５３′である。５６は
絶縁層である。基本的構造は、これまでのTIT
と同じである。ただし、この構造でP+ゲート領
域の禁制帯幅がチヤンネル領域の禁制帯幅より広
くなされている。すなわち、ゲートチヤンネル間
がヘテロ接合になつているわけである。P+ゲー
ト領域の禁制帯幅εg2、チヤンネル領域の禁制帯
幅εg1とすると、ヘテロ接合でゲートとチヤンネ
ルが構成されている場合には、ホモ接合で形成さ
れている場合にくらべて、チヤンネルの伝導帯端
から見るゲートの伝導帯端の高さは、つねに
（εg2−εg1）だけ高いことになる。両領域の状態
密度にもよることではあるが、（εg2−εg1）が
0.1eV程度以上あれば、チヤンネル中の電子がP+
ゲートに流れ込むことは殆んどなくなる。すなわ
ち、エミツクからチヤンネルに注入された電子
は、再結合で消滅する以外はすべて、コレクタに
流れ込むことになる。ゲートとチヤンネル間はヘ
テロ接合になつている。界面準位が少なくなけれ
ば、界面での再結合電流が多くなつて、電流利得
はかえつて減少してしまう。界面準位の少ないヘ
テロ接合としては、たとえばSi−SIPOS（Semi−
Insulating Polycrystaline Silicon），GaAs−
Ga1-xAlxAS，GaAs−GaAs−Ga1-xAlxAs1-yPy
等がある。
第９図に、同じくゲート・チヤンネル間がヘテ
ロ接合に構成されたプレーナ型TITの断面構造
を示す。Ｐ基板５１の上にTITが構成されてお
り、n+コレクタ領域は埋込み領域になつている。
５７は絶縁層である。P′領域５８はチヤンネルス
トツパ領域である。他の領域は、第８図と同じで
ある。
ロ接合に構成されたプレーナ型TITの断面構造
を示す。Ｐ基板５１の上にTITが構成されてお
り、n+コレクタ領域は埋込み領域になつている。
５７は絶縁層である。P′領域５８はチヤンネルス
トツパ領域である。他の領域は、第８図と同じで
ある。
n+コレクタ領域と基板間に高抵抗領域５９を
介在させた構造が第１０図に示されている。第１
０図の構造では、同時にチヤンネル領域が均一で
なく、２つの不純物密度領域に分けられた例が示
されている。ｎ１領域５３−２の不純物密度は、
通常ｎ２領域５３−１の不純物密度より低くなさ
れている。ゲートからのホール注入が主に５３−
２にだけ行われるようになされている。同時に、
エミツタから注入された電子の密度が高くなつ
て、空間電荷抵抗が高くならないように、コレク
タに近い領域の不純物密度は高くなされているの
である。
介在させた構造が第１０図に示されている。第１
０図の構造では、同時にチヤンネル領域が均一で
なく、２つの不純物密度領域に分けられた例が示
されている。ｎ１領域５３−２の不純物密度は、
通常ｎ２領域５３−１の不純物密度より低くなさ
れている。ゲートからのホール注入が主に５３−
２にだけ行われるようになされている。同時に、
エミツタから注入された電子の密度が高くなつ
て、空間電荷抵抗が高くならないように、コレク
タに近い領域の不純物密度は高くなされているの
である。
第１１図は、GaAsのように自身で半絶縁性領
域が容易に形成できる材料を用いた場合のプレー
ナ型ヘテロ接合TITである。半絶縁性基板９１、
n+コレクタ領域９２、ｎチヤンネル領域９３、
P+ゲート領域９４、シヨツトキエミツタ９５、
n+コレクタ取り出し領域９７、プロトン照射な
どにより半絶縁性になされた領域９９、絶縁物９
８である。９７′はコレクタ電極である。
域が容易に形成できる材料を用いた場合のプレー
ナ型ヘテロ接合TITである。半絶縁性基板９１、
n+コレクタ領域９２、ｎチヤンネル領域９３、
P+ゲート領域９４、シヨツトキエミツタ９５、
n+コレクタ取り出し領域９７、プロトン照射な
どにより半絶縁性になされた領域９９、絶縁物９
８である。９７′はコレクタ電極である。
ゲート・コレクタ間が深く順方向にバイアスさ
れる場合には、ゲート・コレクタ間に順方向に電
流が流れないようにした方が、ゲート・コレクタ
間に現われる拡散容量は小さくなる。すなわち、
高速動作ができるわけである。P+ゲートが禁制
帯幅の広い材料よりできていれば、たとえゲー
ト・コレクタ間が順方向にバイアスされても、
n+コレクタ領域からP+ゲート領域への電子注入
は起らない。ただし、P+ゲート領域から、n+コ
レクタ領域へのホール注入は起る。このゲートか
らコレクタへのホール注入も、n+コレクタ領域
をもチヤンネルに比べて禁制帯幅の広い材料によ
り構成すれば殆んど抑えることができる。
れる場合には、ゲート・コレクタ間に順方向に電
流が流れないようにした方が、ゲート・コレクタ
間に現われる拡散容量は小さくなる。すなわち、
高速動作ができるわけである。P+ゲートが禁制
帯幅の広い材料よりできていれば、たとえゲー
ト・コレクタ間が順方向にバイアスされても、
n+コレクタ領域からP+ゲート領域への電子注入
は起らない。ただし、P+ゲート領域から、n+コ
レクタ領域へのホール注入は起る。このゲートか
らコレクタへのホール注入も、n+コレクタ領域
をもチヤンネルに比べて禁制帯幅の広い材料によ
り構成すれば殆んど抑えることができる。
第８図乃至第１１図に示されたヘテロ接合
TITは、当然集積回路に用いることができる。
電流利得が大きくなされており、しかも、ゲー
ト・エミツタ間、ゲート・コレクタ間の拡散容量
が小さくなされているから当然高速動作が行え
る。
TITは、当然集積回路に用いることができる。
電流利得が大きくなされており、しかも、ゲー
ト・エミツタ間、ゲート・コレクタ間の拡散容量
が小さくなされているから当然高速動作が行え
る。
本発明のヘテロ接合シヨツトキエミツタトラン
ジスタが、ここで説明した構造に限らないことは
もちろんである。ここでは、表面ゲート構造につ
いてだけ示したが、埋込みゲートでも、また切り
込みゲート型でもよいことはもちろんである。ま
た、シヨツトキエミツタトランジスタを用いた集
積回路は、製作が容易であり、電流利得が大き
く、かつ小さな面積で大きな電流が流れ、変換コ
ンダクタンスも大きく、高速の動作が行えて、そ
の工業的価値は極めて高い。
ジスタが、ここで説明した構造に限らないことは
もちろんである。ここでは、表面ゲート構造につ
いてだけ示したが、埋込みゲートでも、また切り
込みゲート型でもよいことはもちろんである。ま
た、シヨツトキエミツタトランジスタを用いた集
積回路は、製作が容易であり、電流利得が大き
く、かつ小さな面積で大きな電流が流れ、変換コ
ンダクタンスも大きく、高速の動作が行えて、そ
の工業的価値は極めて高い。
第１図は、金属・ｎ型半導体シヨツトキー接合
近傍のバンドダイアグラム、第２図はシヨツトキ
注入電極型トランジスタの断面構造、第３図は第
２図のトランジスタのＸ−X′方向に沿うソー
ス・ドレイン間電位分布でａはVg＝０の場合、
ｂはVg＞０の場合、第４図はTITを用いたSTL
の断面構造図、第５図は第４図の回路構成、第６
図及び第７図はTITを用いたSTLの断面構造、
第８図ないし第１１図は本発明のトランジスタの
断面構造である。
近傍のバンドダイアグラム、第２図はシヨツトキ
注入電極型トランジスタの断面構造、第３図は第
２図のトランジスタのＸ−X′方向に沿うソー
ス・ドレイン間電位分布でａはVg＝０の場合、
ｂはVg＞０の場合、第４図はTITを用いたSTL
の断面構造図、第５図は第４図の回路構成、第６
図及び第７図はTITを用いたSTLの断面構造、
第８図ないし第１１図は本発明のトランジスタの
断面構造である。
Claims (1)
- 【特許請求の範囲】 １ ｎ型半導体領域とシヨツトキ接触する金属電
極をエミツタとなし、前記ｎ型半導体領域に隣接
して前記金属電極と対向する位置にｎ型高不純物
密度領域を設けてコレクタ領域となし、前記金属
電極近傍に、前記ｎ型半導体領域を略々囲むよう
にｐ型高不純物密度領域を設けてゲート領域とな
した構造において、前記ゲート領域の禁制帯幅を
前記ｎ型半導体領域の禁制帯幅より広くなし、前
記ゲート領域と前記ｎ型半導体領域の間に順バイ
アス電圧を印加することにより前記シヨツトキ障
壁幅を制御し前記シヨツトキ接触からトンネル注
入で前記ｎ型半導体領域へキヤリア注入を行なう
ことを特徴とする半導体装置。 ２ ｎ型半導体領域とシヨツトキ接触する金属電
極をエミツタとなし、前記ｎ型半導体領域に隣接
して前記金属電極と対向する位置にｎ型高不純物
密度でかつ前記ｎ型半導体領域の禁制帯幅よりも
広い禁制帯幅をもつ領域を設けてコレクタ領域と
なし、前記金属電極近傍に、前記ｎ型半導体領域
を略々囲むようにｐ型高不純物密度領域を設けて
ゲート領域となした構造において、前記ゲート領
域の禁制帯幅を前記ｎ型半導体領域の禁制帯幅よ
り広くなし、前記ゲート領域と前記ｎ型半導体領
域の間に順バイアス電圧を印加することにより前
記シヨツトキ障壁幅を制御し前記シヨツトキ接触
からトンネル注入で前記ｎ型半導体領域へキヤリ
ア注入を行なうことを特徴とする半導体装置。 ３ ｎ型半導体領域とシヨツトキ接触する金属電
極をエミツタとなし、前記ｎ型半導体領域に隣接
して前記金属電極と対向する位置にｎ型高不純物
密度領域を設けてコレクタ領域となし、前記金属
電極近傍に、前記ｎ型半導体領域を略々囲むよう
にｐ型高不純物密度でかつ前記ｎ型半導体領域よ
りも広い禁制帯幅を持つ領域を設けてゲート領域
となし、前記ゲート領域と前記ｎ型半導体領域の
間に順バイアス電圧を印加することで前記シヨツ
トキ障壁幅を制御し前記シヨツトキ接触からトン
ネル注入によりｎ型半導体領域へキヤリア注入を
行なうシヨツトキ注入電極型トランジスタが、ド
ライバトランジスタに使われていることを特徴と
する半導体装置。 ４ ｎ型半導体領域とシヨツトキ接触する金属電
極をエミツタとなし、前記ｎ型半導体領域に隣接
して前記金属電極と対向する位置にｎ型高不純物
密度を有しかつ前記ｎ型半導体領域よりも広い禁
制帯幅を有する領域を設けてコレクタ領域とな
し、前記金属電極近傍に、前記ｎ型半導体領域を
略々囲むようにｐ型高不純物密度でかつ前記ｎ型
半導体領域よりも広い禁制帯幅を持つ領域を設け
てゲート領域となし、ゲート領域と前記ｎ型半導
体領域の間に順バイアス電圧を印加することで前
記シヨツトキ障壁幅を制御し前記シヨツトキ接触
からトンネル注入によりｎ型半導体領域へキヤリ
ア注入を行なうシヨツトキ注入電極型トランジス
タが、ドライバトランジスタに使われていること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3668580A JPS56133874A (en) | 1980-03-22 | 1980-03-22 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3668580A JPS56133874A (en) | 1980-03-22 | 1980-03-22 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56133874A JPS56133874A (en) | 1981-10-20 |
| JPS6329836B2 true JPS6329836B2 (ja) | 1988-06-15 |
Family
ID=12476681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3668580A Granted JPS56133874A (en) | 1980-03-22 | 1980-03-22 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56133874A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58180066A (ja) * | 1982-04-16 | 1983-10-21 | Matsushita Electric Ind Co Ltd | 静電誘導型半導体装置 |
| JPS59123273A (ja) * | 1982-12-28 | 1984-07-17 | Semiconductor Res Found | シヨツトキ注入電極型半導体装置 |
| US4586071A (en) * | 1984-05-11 | 1986-04-29 | International Business Machines Corporation | Heterostructure bipolar transistor |
-
1980
- 1980-03-22 JP JP3668580A patent/JPS56133874A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56133874A (en) | 1981-10-20 |
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