JPS63299514A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS63299514A JPS63299514A JP62135040A JP13504087A JPS63299514A JP S63299514 A JPS63299514 A JP S63299514A JP 62135040 A JP62135040 A JP 62135040A JP 13504087 A JP13504087 A JP 13504087A JP S63299514 A JPS63299514 A JP S63299514A
- Authority
- JP
- Japan
- Prior art keywords
- dfet
- field effect
- source
- threshold voltage
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＧａＡｓ等の化合物半導体基板上に形成され
る電界効果トランジスタを用いた半導体集積回路に利用
される。特に、ＤＣＦＬ （ＤｉｒｅｃｔＣｏｕｐｌｅ
ｄ ＦＥＴ Ｌｏｇｉｃ）と呼ばれる論理回路を用い
た半導体集積回路に利用される。
る電界効果トランジスタを用いた半導体集積回路に利用
される。特に、ＤＣＦＬ （ＤｉｒｅｃｔＣｏｕｐｌｅ
ｄ ＦＥＴ Ｌｏｇｉｃ）と呼ばれる論理回路を用い
た半導体集積回路に利用される。
従来の技術
化合物半導体基板上に形成される電界効果トランジスタ
を用いた半導体集積回路には、種々の論理回路が用いら
れている。特に、ＤＣＦＬはその低電力性と高速性から
広く用いられている論理回路である。
を用いた半導体集積回路には、種々の論理回路が用いら
れている。特に、ＤＣＦＬはその低電力性と高速性から
広く用いられている論理回路である。
第２図に、ＤＣＦＬによるインバータの回路図？示す。
図中において、Ｔ１は負荷抵抗体となるデプレッション
型電界効果トランジスタ（以下、ＤＦＥＴと略す）であ
る。さらに、Ｔ２はスイッチングを行うエンハンスメン
ト型電界効果トランジスタ（以下、ＥＦＥＴと略す）で
ある。ＤＦＥＴ、Ｔ１ のゲートとソースは短絡され
て、ＥＦＥＴ 、 Ｔ ２ のドレインに接続され
ている。さらに、ＤＦＥＴ 、Ｔ１のドレインは、電源
ｖＤＤ、１に接続されている。ＥＦＥＴ、Ｔ２ の
ソースは接地されている。
型電界効果トランジスタ（以下、ＤＦＥＴと略す）であ
る。さらに、Ｔ２はスイッチングを行うエンハンスメン
ト型電界効果トランジスタ（以下、ＥＦＥＴと略す）で
ある。ＤＦＥＴ、Ｔ１ のゲートとソースは短絡され
て、ＥＦＥＴ 、 Ｔ ２ のドレインに接続され
ている。さらに、ＤＦＥＴ 、Ｔ１のドレインは、電源
ｖＤＤ、１に接続されている。ＥＦＥＴ、Ｔ２ の
ソースは接地されている。
インバータの入力は、ＥＦＥＴ、Ｔ２ のゲート、
２である。又、出力はＥＦＥＴ、Ｔ２ のドレイン
、３である。
２である。又、出力はＥＦＥＴ、Ｔ２ のドレイン
、３である。
さて、ＤＣＦＬにおいてゲート遅延時間は、前記ＤＦＥ
ＴとＥＦＥＴの電流駆動能力によシ決定されている。
ＴとＥＦＥＴの電流駆動能力によシ決定されている。
周知のように、ＤＦＥＴとＥＦＥＴの電流駆動能力の比
が大きくなる程ゲート遅延時間は小ざくなる。
が大きくなる程ゲート遅延時間は小ざくなる。
しかし、同時に論理振幅が小さくなシ、ノイズマージン
が小さくなる。逆に、前記電流駆動能力の比が大きくな
ると、ノイズマージンが大きくなるが、ゲート遅延時間
も大きくなる。その結果、前記ＤＦＥＴとＥＦＥＴの電
流駆動能力の比には最適値が存在する。
が小さくなる。逆に、前記電流駆動能力の比が大きくな
ると、ノイズマージンが大きくなるが、ゲート遅延時間
も大きくなる。その結果、前記ＤＦＥＴとＥＦＥＴの電
流駆動能力の比には最適値が存在する。
ところで、ＤＦ ＥＴとＥＦＥＴ の電流駆動能力は
、主にＦＥＴのしきい電圧により決定される。また、一
般にＥＦＥＴのしきい電圧のバラツキに比べ、ＤＦＥＴ
のしきい電圧のバラツキが大きい。
、主にＦＥＴのしきい電圧により決定される。また、一
般にＥＦＥＴのしきい電圧のバラツキに比べ、ＤＦＥＴ
のしきい電圧のバラツキが大きい。
その結果、従来の技術によるＤＣＦＬは、ＤＦＥＴのし
きい電圧のバラツキにより、ゲート遅延時間とノイズマ
ージンに大きなバラツキが生じていた。
きい電圧のバラツキにより、ゲート遅延時間とノイズマ
ージンに大きなバラツキが生じていた。
発明が解決しようとする問題点
本発明が解決しようとする問題点は、前記のような従来
技術によるＤＣＦＬＯ問題点である。つまシ、負荷抵抗
体となるＤＦＥＴのしきい電圧のバラツキにより、ゲー
ト遅延時間とノイズマージンに大きなバラツキが生じて
いた事である。その結果、半導体集積回路の動作速度が
遅くなるとか、製造歩留りが低下するという原因となっ
ていた。
技術によるＤＣＦＬＯ問題点である。つまシ、負荷抵抗
体となるＤＦＥＴのしきい電圧のバラツキにより、ゲー
ト遅延時間とノイズマージンに大きなバラツキが生じて
いた事である。その結果、半導体集積回路の動作速度が
遅くなるとか、製造歩留りが低下するという原因となっ
ていた。
問題点を解決するための手段
本発明による半導体集積回路は、負荷抵抗体となるミノ
界効果トランジスタとスイッチングを行う電界効果トラ
ンジスタを直列に接続して構成される論理回路を用いた
半導体集積回路において、前記負荷抵抗体となる電界効
果トランジスタのソースとゲートが抵抗により接続され
るとともに、該ゲートが前記スイッチングを行う電界効
果トランジスタのドレインに接続されている事を特徴と
する論理回路を少なくとも１個含むものである。
界効果トランジスタとスイッチングを行う電界効果トラ
ンジスタを直列に接続して構成される論理回路を用いた
半導体集積回路において、前記負荷抵抗体となる電界効
果トランジスタのソースとゲートが抵抗により接続され
るとともに、該ゲートが前記スイッチングを行う電界効
果トランジスタのドレインに接続されている事を特徴と
する論理回路を少なくとも１個含むものである。
作 用
前記負荷抵抗体となる電界効果トランジスタのソースと
ゲート間に接続される抵抗により、該電界効果トランジ
スタのしきい電圧のノ（ラツキを減少させることかでき
、電流駆動能力のバラツキを減少させることができる。
ゲート間に接続される抵抗により、該電界効果トランジ
スタのしきい電圧のノ（ラツキを減少させることかでき
、電流駆動能力のバラツキを減少させることができる。
実施例
第１図に、本発明の一実施例であるインバータの回路図
を示す。図中において、Ｔｓは負荷抵抗体となるＤＦＥ
Ｔである。Ｔ４は、スイッチングを行うＥＦＥＴである
。ＤＦＥＴ 、Ｔｓのソース１１とゲート間に、抵抗、
１２が接続でれている。さらに、ＤＦＥＴ、Ｔｓ
のゲートとＥＦＥＴ、Ｔ４ のドレインが接続され
ている。ＤＦＥＴのドレインは、電源ＶＤＤ、１ａ
に接続されている。ＥＦＥＴのソースは接地されてい
る。インバータの入力はＥＦＥＴのゲート１４である。
を示す。図中において、Ｔｓは負荷抵抗体となるＤＦＥ
Ｔである。Ｔ４は、スイッチングを行うＥＦＥＴである
。ＤＦＥＴ 、Ｔｓのソース１１とゲート間に、抵抗、
１２が接続でれている。さらに、ＤＦＥＴ、Ｔｓ
のゲートとＥＦＥＴ、Ｔ４ のドレインが接続され
ている。ＤＦＥＴのドレインは、電源ＶＤＤ、１ａ
に接続されている。ＥＦＥＴのソースは接地されてい
る。インバータの入力はＥＦＥＴのゲート１４である。
インバータの出力は、ＥＦＥＴのドレイン、１５である
。
。
さて、ＤＦＥＴのソースとゲート間を抵抗で接続するこ
とにより、ＤＦＥＴのしきい電圧の）くラツキによるＤ
ＦＥＴの電流駆動能力のノくラツキが低減される訳であ
るが、その理由を以下に述べる。
とにより、ＤＦＥＴのしきい電圧の）くラツキによるＤ
ＦＥＴの電流駆動能力のノくラツキが低減される訳であ
るが、その理由を以下に述べる。
今、ＤＦＥＴのしきい電圧が設計中心より負側となった
場合を考える。従来技術では、ＤＦ ＥＴに流れる電流
はしきい電圧の２乗に比例して増加した。
場合を考える。従来技術では、ＤＦ ＥＴに流れる電流
はしきい電圧の２乗に比例して増加した。
しかし、本発明では、ＤＦＥＴのソースに抵抗が接続さ
れている為に、ＤＦＥＴに流れる電流が増加するとリー
ス電位が上昇する。その結果、ＤＦＥＴに流れる電流の
増加は、従来技術に比べて大巾に小さくなる訳である。
れている為に、ＤＦＥＴに流れる電流が増加するとリー
ス電位が上昇する。その結果、ＤＦＥＴに流れる電流の
増加は、従来技術に比べて大巾に小さくなる訳である。
逆に、ＤＦＥＴのしきい電圧が設計中心よシ正側となっ
た場合を考える。従来技術では、ＤＦＥＴに流れる電流
は、しきい電圧の２乗に比例して減少する。しかし、本
発明では、ＤＦＥＴに流れる電流が減少するとソース電
位が下降する。その結果、ＤＦＥＴに流れる電流の減少
は、従来技術に比べて大巾に小さくなる。
た場合を考える。従来技術では、ＤＦＥＴに流れる電流
は、しきい電圧の２乗に比例して減少する。しかし、本
発明では、ＤＦＥＴに流れる電流が減少するとソース電
位が下降する。その結果、ＤＦＥＴに流れる電流の減少
は、従来技術に比べて大巾に小さくなる。
以上の説明で明らかなように、本発明によればＤＦＥＴ
のしきい電圧が設計中心からのバラツキが生じても、Ｄ
ＦＥＴのソースに接続された抵抗によりソース電位が変
化し、ＤＦＥＴに流れる電流の変化が抑制される。その
結果、ＤＦＥＴのしきい電圧のバラツキにより生じてい
たＤＦＥＴの電流駆動能力のバラツキが抑制される訳で
ある。
のしきい電圧が設計中心からのバラツキが生じても、Ｄ
ＦＥＴのソースに接続された抵抗によりソース電位が変
化し、ＤＦＥＴに流れる電流の変化が抑制される。その
結果、ＤＦＥＴのしきい電圧のバラツキにより生じてい
たＤＦＥＴの電流駆動能力のバラツキが抑制される訳で
ある。
なお、本発明ではＤＣＦＬによるインバータのみについ
て説明したが、スイッチングを行うＥＦ ＥＴを並列に
接続したＮＯＲ回路など他の回路にも適用できることは
自明である。
て説明したが、スイッチングを行うＥＦ ＥＴを並列に
接続したＮＯＲ回路など他の回路にも適用できることは
自明である。
発明の効果
上述のように本発明によれば、負荷抵抗となるＤＦＥＴ
のしきい電圧のバラツキにより、ゲート遅延時間とノイ
ズマージンに大きなバラツキが生じるという従来技術に
よるＤＣＦＬの問題点が解決された。その結果、ＤＣＦ
Ｌによる半導体集積回路の動作速度が向上し、製造歩留
りが大巾に改善された。
のしきい電圧のバラツキにより、ゲート遅延時間とノイ
ズマージンに大きなバラツキが生じるという従来技術に
よるＤＣＦＬの問題点が解決された。その結果、ＤＣＦ
Ｌによる半導体集積回路の動作速度が向上し、製造歩留
りが大巾に改善された。
第１図は本発明によるＤＣＦＬのインバータの回路図、
第２図は従来技術によるＤＣＦＬのインバータの回路図
である。 Ｔ１．Ｔ３・・・・・・負荷抵抗となる電界効果トラン
ジスタ、Ｔ２．Ｔ４・・・・・・スイッチングを行う電
界効果トランジスタ、１．１３・・・・・・電源ＶＤＤ
、２゜１４・・・・・・インバータの入力、３，１５・
・・・・・インノ（−夕の出力、１１・・・・・・ＤＦ
ＥＴのソース、１２・・・・・・本発明の特徴である抵
抗。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１１２１ 第２図 ／Ｉ−ＤＦＥ７のソース ／２−ｉ氏抗 ／３−ＶＤＤ ！４−・・入力 ｌ５−−一エカ 、７３−Ｄ Ｆ ＥＴ Ｔ４−−・日ＦＥＴ ／ −−Ｖｏ。 ？−人力 ３−一一已カ Ｔ、−１）ＦＥＴ Ｔこ− ＥＦＥＴ
第２図は従来技術によるＤＣＦＬのインバータの回路図
である。 Ｔ１．Ｔ３・・・・・・負荷抵抗となる電界効果トラン
ジスタ、Ｔ２．Ｔ４・・・・・・スイッチングを行う電
界効果トランジスタ、１．１３・・・・・・電源ＶＤＤ
、２゜１４・・・・・・インバータの入力、３，１５・
・・・・・インノ（−夕の出力、１１・・・・・・ＤＦ
ＥＴのソース、１２・・・・・・本発明の特徴である抵
抗。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１１２１ 第２図 ／Ｉ−ＤＦＥ７のソース ／２−ｉ氏抗 ／３−ＶＤＤ ！４−・・入力 ｌ５−−一エカ 、７３−Ｄ Ｆ ＥＴ Ｔ４−−・日ＦＥＴ ／ −−Ｖｏ。 ？−人力 ３−一一已カ Ｔ、−１）ＦＥＴ Ｔこ− ＥＦＥＴ
Claims (1)
- 負荷抵抗体となる電界効果トランジスタとスイッチング
を行う電界効果トランジスタを直列に接続して構成され
る論理回路を用いた半導体集積回路であって、前記負荷
抵抗体となる電界効果トランジスタのソースとゲートが
抵抗を介して接続されるとともに、前記ゲートが前記ス
イッチングを行う電界効果トランジスタのドレインに接
続されていることを特徴とする論理回路を少なくとも１
個含む半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62135040A JPS63299514A (ja) | 1987-05-29 | 1987-05-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62135040A JPS63299514A (ja) | 1987-05-29 | 1987-05-29 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63299514A true JPS63299514A (ja) | 1988-12-07 |
Family
ID=15142536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62135040A Pending JPS63299514A (ja) | 1987-05-29 | 1987-05-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63299514A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8933497B2 (en) | 2009-05-19 | 2015-01-13 | Murata Manufacturing Co., Ltd. | Semiconductor switch device and method of manufacturing semiconductor switch device |
-
1987
- 1987-05-29 JP JP62135040A patent/JPS63299514A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8933497B2 (en) | 2009-05-19 | 2015-01-13 | Murata Manufacturing Co., Ltd. | Semiconductor switch device and method of manufacturing semiconductor switch device |
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