JPS63300526A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63300526A JPS63300526A JP13682287A JP13682287A JPS63300526A JP S63300526 A JPS63300526 A JP S63300526A JP 13682287 A JP13682287 A JP 13682287A JP 13682287 A JP13682287 A JP 13682287A JP S63300526 A JPS63300526 A JP S63300526A
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- semiconductor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関する。本発明は、例
えばＶＬＳＩなどの素子骨Ｍａ域を形成する際に好適に
用いることができる。
えばＶＬＳＩなどの素子骨Ｍａ域を形成する際に好適に
用いることができる。
本発明は、半導体基板上に第１の半導体酸化膜、半導体
層、第１の耐酸化膜および第２の半導体酸化膜を順次形
成し、該第２の半導体酸化膜と上記耐酸化膜を選択的に
エツチング除去し、上記第２の半導体酸化膜をマスクに
して上記半導体基板に不純物を導入し、全面に第２の耐
酸化膜を形成し、該第２の耐酸化膜を異方性エツチング
して側壁部分にエツチング残りを形成し、上記第２の半
導体酸化膜を除去し、上記耐酸化膜をマスクにして上記
基板を選択的に酸化する方法により、半導体装置におい
て微細かつ良好な特性を備えた素子分離領域の形成を可
能ならしめたものである。
層、第１の耐酸化膜および第２の半導体酸化膜を順次形
成し、該第２の半導体酸化膜と上記耐酸化膜を選択的に
エツチング除去し、上記第２の半導体酸化膜をマスクに
して上記半導体基板に不純物を導入し、全面に第２の耐
酸化膜を形成し、該第２の耐酸化膜を異方性エツチング
して側壁部分にエツチング残りを形成し、上記第２の半
導体酸化膜を除去し、上記耐酸化膜をマスクにして上記
基板を選択的に酸化する方法により、半導体装置におい
て微細かつ良好な特性を備えた素子分離領域の形成を可
能ならしめたものである。
従来の半導体装置の製造方法、例えば半導体装置の素子
分離領域の形成方法には従来から行われているＬＯＣＯ
３法などがあるが、バーズビークの発生により素子分離
領域の微細化が容易でない。
分離領域の形成方法には従来から行われているＬＯＣＯ
３法などがあるが、バーズビークの発生により素子分離
領域の微細化が容易でない。
第２図は従来の半導体装置の製造方法を示す半導体断面
図で、その（ａ）はシリコンナイトライド形成時の断面
図、（ｂ）はサイドウオール形成時の断面図であるが、
同図（ａ）に示す如く、シリコン基板２１上にＳｉＯ２
膜２２＋ Ｓｉ３Ｎ４膜２３（後述の場合にはさらにＳ
ｉＯ□膜２４）を順次堆積させた後、素子分離を形成す
る領域のＳｉ、Ｎ４膜２３を（後述の場合はＳｉＯ□膜
２４と共に）選択的に除去して行う通常のＬＯＣＯＳ法
の工程の間にシリコン・ナイトライド（ＳｉＪ４）を全
面にＣＶＤ して異方性エツチングする工程を入れるこ
とによって、第２図（ｂ）の如く、凹部２６の側壁２７
部分にサイド・ウオール２６′を形成し、バーズビーク
の発生を抑制して素子分離領域の微細化を図ることが行
われている。
図で、その（ａ）はシリコンナイトライド形成時の断面
図、（ｂ）はサイドウオール形成時の断面図であるが、
同図（ａ）に示す如く、シリコン基板２１上にＳｉＯ２
膜２２＋ Ｓｉ３Ｎ４膜２３（後述の場合にはさらにＳ
ｉＯ□膜２４）を順次堆積させた後、素子分離を形成す
る領域のＳｉ、Ｎ４膜２３を（後述の場合はＳｉＯ□膜
２４と共に）選択的に除去して行う通常のＬＯＣＯＳ法
の工程の間にシリコン・ナイトライド（ＳｉＪ４）を全
面にＣＶＤ して異方性エツチングする工程を入れるこ
とによって、第２図（ｂ）の如く、凹部２６の側壁２７
部分にサイド・ウオール２６′を形成し、バーズビーク
の発生を抑制して素子分離領域の微細化を図ることが行
われている。
上記のようにＬＯＣＯＳ法にシリコン・ナイトライド（
ＳｉＪ４）などでサイド・ウオール２６′を形成して素
子分離領域を形成する従来の方法によると、第２図ｔｂ
）の如（、シリコン・ナイトライド（ＳｉＪａ）をＣＶ
Ｄ した後、ＲＩＢなどで全面エツチングする際にＳｉ
ｎｇ膜２２との間の選択比がとりにくいためシリコン基
板２１までエツチングされて基板が露出する可能性があ
る。このようにＲＩＨによって基板２１を直接叩くと、
基板にダメージを与えて、デバイス特性が劣化するおそ
れがある。
ＳｉＪ４）などでサイド・ウオール２６′を形成して素
子分離領域を形成する従来の方法によると、第２図ｔｂ
）の如（、シリコン・ナイトライド（ＳｉＪａ）をＣＶ
Ｄ した後、ＲＩＢなどで全面エツチングする際にＳｉ
ｎｇ膜２２との間の選択比がとりにくいためシリコン基
板２１までエツチングされて基板が露出する可能性があ
る。このようにＲＩＨによって基板２１を直接叩くと、
基板にダメージを与えて、デバイス特性が劣化するおそ
れがある。
また基板が露出すると、素子分離領域を形成する選択酸
化時にバーズビークが大きく入る可能性があり問題であ
る。
化時にバーズビークが大きく入る可能性があり問題であ
る。
また第２図山）に示す如（、シリコン・ナイトライド（
ＳｉｓＮａ）のサイド・ウオール２６′下の矢印Ａで示
すＳｉｎｇ膜２２の膜厚が減少しているため、素子分離
領域を形成する選択酸化時にシリコン基板２１とサイド
ウオール（ｓｔ３Ｎ４） ２６”とによってストレスが
かかり、結晶欠陥が生じることがあるという問題がある
。
ＳｉｓＮａ）のサイド・ウオール２６′下の矢印Ａで示
すＳｉｎｇ膜２２の膜厚が減少しているため、素子分離
領域を形成する選択酸化時にシリコン基板２１とサイド
ウオール（ｓｔ３Ｎ４） ２６”とによってストレスが
かかり、結晶欠陥が生じることがあるという問題がある
。
さらに、素子分離領域を形成する場合、−ａに素子分離
領域下の不純物濃度を増加させるためチャネル・ストッ
プ・イオンの注入が行われるが、イオン注入の加速電圧
が大きいとイオンが選択酸化マスク（例えば５ｉ３Ｎ４
）を突き抜けて素子形成領域に達し、デバイス特性を変
動させるという問題がある。そこで第２図（ａ）に示す
如＜ 、５ｉＪ４膜２３上に５ｉＯｔｒＰＡ２４などを
形成して素子形成領域上の膜厚を増加させることも考え
られる。しかし従来のＬＯＣＯＳ法にこれを適用しよう
とすると、５ｉｓＮａ膜２３とＳｉｎｇ膜２４のＲＩＨ
によるエツチングの選択比が小さく、その下のＳｉｎｇ
膜２２と共にエツチングの選択比において同質であるた
めエツチングによる加工性が悪いという問題がある。
領域下の不純物濃度を増加させるためチャネル・ストッ
プ・イオンの注入が行われるが、イオン注入の加速電圧
が大きいとイオンが選択酸化マスク（例えば５ｉ３Ｎ４
）を突き抜けて素子形成領域に達し、デバイス特性を変
動させるという問題がある。そこで第２図（ａ）に示す
如＜ 、５ｉＪ４膜２３上に５ｉＯｔｒＰＡ２４などを
形成して素子形成領域上の膜厚を増加させることも考え
られる。しかし従来のＬＯＣＯＳ法にこれを適用しよう
とすると、５ｉｓＮａ膜２３とＳｉｎｇ膜２４のＲＩＨ
によるエツチングの選択比が小さく、その下のＳｉｎｇ
膜２２と共にエツチングの選択比において同質であるた
めエツチングによる加工性が悪いという問題がある。
本発明は、上記問題点に鑑みて創作されたもので、本発
明の目的は、上記した従来の製造方法による素子骨ＮＳ
Ｒ域の形成から生ずる問題点を解決することが可能な半
導体装置の製造方法を提供することにある。
明の目的は、上記した従来の製造方法による素子骨ＮＳ
Ｒ域の形成から生ずる問題点を解決することが可能な半
導体装置の製造方法を提供することにある。
上記問題点を解決するため本発明は、半導体基板上に第
１の半導体酸化膜を形成する工程と、該半導体酸化膜上
に半導体層を形成する工程と、該半導体層上に第１の耐
酸化膜を形成する工程と、該耐酸化膜上に第２の半導体
酸化膜を形成する工程と、該第２の半導体酸化膜と上記
耐酸化膜を選択的にエツチング除去する工程と、上記第
２の半導体酸化膜をマスクにして上記半導体基板に不純
物を導入する工程と、全面に第２の耐酸化膜を形成する
工程と、該第２の耐酸化膜を異方性エツチングして側壁
部分にエツチング残りを形成する工程と、上記第２の半
導体酸化膜を除去する工程と、上記耐酸化膜をマスクに
して上記基板を選択的に酸化する工程とを備える方法を
とる。
１の半導体酸化膜を形成する工程と、該半導体酸化膜上
に半導体層を形成する工程と、該半導体層上に第１の耐
酸化膜を形成する工程と、該耐酸化膜上に第２の半導体
酸化膜を形成する工程と、該第２の半導体酸化膜と上記
耐酸化膜を選択的にエツチング除去する工程と、上記第
２の半導体酸化膜をマスクにして上記半導体基板に不純
物を導入する工程と、全面に第２の耐酸化膜を形成する
工程と、該第２の耐酸化膜を異方性エツチングして側壁
部分にエツチング残りを形成する工程と、上記第２の半
導体酸化膜を除去する工程と、上記耐酸化膜をマスクに
して上記基板を選択的に酸化する工程とを備える方法を
とる。
以下、本発明の半導体装置の製造方法を本発明を例示す
る第１図（ａ） （ｂ） （ｃ） （ｄｌ （ｅ） （
ｆ） （ｇ）を参照して説明する。
る第１図（ａ） （ｂ） （ｃ） （ｄｌ （ｅ） （
ｆ） （ｇ）を参照して説明する。
本発明の半導体装置の製造方法は、素子分離領域の形成
にかかるＬＯＣＯ３法を改良した本願と同一の出願人が
出願したＰＰＬ法（Ｐｏｌｙ Ｐａｄ Ｌｏｃｏｓ法。
にかかるＬＯＣＯ３法を改良した本願と同一の出願人が
出願したＰＰＬ法（Ｐｏｌｙ Ｐａｄ Ｌｏｃｏｓ法。
特願昭５９− ｔ９ｓ３ｏｉｔもとにさらに改良したも
のである。
のである。
本発明の半導体装置の製造方法は、第１図（ａ）に示す
如く、例えばｐ型シリコンなどの半導体基板１上に第１
の半導体酸化膜（例えばＳｉＯ□）２を形成し、該半導
体酸化膜２上に半導体層（例えばポリシリコン）３を形
成し、該半導体層３上に第１の耐酸化膜（例えば５ｉＪ
ｎ）４を形成し、該耐酸化膜４上に第２の半導体酸化膜
（例えばＳｉｎｇ） ５を形成し、その上にレジスト１
２を選択的に形成する。
如く、例えばｐ型シリコンなどの半導体基板１上に第１
の半導体酸化膜（例えばＳｉＯ□）２を形成し、該半導
体酸化膜２上に半導体層（例えばポリシリコン）３を形
成し、該半導体層３上に第１の耐酸化膜（例えば５ｉＪ
ｎ）４を形成し、該耐酸化膜４上に第２の半導体酸化膜
（例えばＳｉｎｇ） ５を形成し、その上にレジスト１
２を選択的に形成する。
第１図Ｑｌ＋）に示す如く、該第２の半導体酸化膜５と
上記第１の耐酸化膜４を選択的にＲＩＢなどでエツチン
グ除去し、上記第２の半導体酸化膜５をマスクにして上
記半導体基板１中に不純物（例えばホウ素Ｂ）７をイオ
ン・インプランチーシランなどを使ってイオン注入する
（図中の注入不純物を黒点・で表す）。
上記第１の耐酸化膜４を選択的にＲＩＢなどでエツチン
グ除去し、上記第２の半導体酸化膜５をマスクにして上
記半導体基板１中に不純物（例えばホウ素Ｂ）７をイオ
ン・インプランチーシランなどを使ってイオン注入する
（図中の注入不純物を黒点・で表す）。
次に第１図ｔｃ）に示す如（、全面に第２の耐酸化膜（
例えば５ｉ３Ｎ４）６を形成し、第１図（ｄ）に示す如
（、該第２の耐酸化膜６にＲＩＢなどの異方性エツチン
グを行って側壁部分８にエツチング残り９を形成する。
例えば５ｉ３Ｎ４）６を形成し、第１図（ｄ）に示す如
（、該第２の耐酸化膜６にＲＩＢなどの異方性エツチン
グを行って側壁部分８にエツチング残り９を形成する。
これは第２の耐酸化膜６のエツチングがエツチング方向
から等速度で行われるため、膜厚が大である側壁部分に
エツチング残り（サイドウオールとも称される）が生じ
ることによる。
から等速度で行われるため、膜厚が大である側壁部分に
エツチング残り（サイドウオールとも称される）が生じ
ることによる。
第１図（ｅ）に示す如（、上記第２の半導体酸化膜６を
フン酸系の溶液などで除去する。
フン酸系の溶液などで除去する。
第１図（ｆ）に示す如く、上記第１の耐酸化膜４および
エツチング残り９をマスクにして上記基板ｌを選択的に
熱酸化を行うことによって半導体基板１にＳｉｎ、膜１
０（フィールドＳｉＯ□膜とも称される）が形成される
。
エツチング残り９をマスクにして上記基板ｌを選択的に
熱酸化を行うことによって半導体基板１にＳｉｎ、膜１
０（フィールドＳｉＯ□膜とも称される）が形成される
。
そして第１図（ｇ）に示す如（、第１の半導体酸化膜、
半導体層３、第１の耐酸化膜４およびエツチング残り９
を適宜の手段で除去して（例えば酸化してエツチング除
去したり、フン酸溶液、リン酸溶液などを使う）素子分
ｍ１９１１域を形成する。
半導体層３、第１の耐酸化膜４およびエツチング残り９
を適宜の手段で除去して（例えば酸化してエツチング除
去したり、フン酸溶液、リン酸溶液などを使う）素子分
ｍ１９１１域を形成する。
なお半導体基板１中に注入された不純物７は、熱酸化の
際に電気的に活性化されると共に深さ方向にも拡散され
るので、５ｉＯｔ膜１０の下方にボロンイオンを使った
場合ｐ′″型のチャネル・ストッパ１１が形成される。
際に電気的に活性化されると共に深さ方向にも拡散され
るので、５ｉＯｔ膜１０の下方にボロンイオンを使った
場合ｐ′″型のチャネル・ストッパ１１が形成される。
第１の半導体酸化膜２の膜厚は、薄（形成することによ
ってバーズビークの発生を少なく抑えることができる。
ってバーズビークの発生を少なく抑えることができる。
例えば５０人程度の薄さに好ましく形成することができ
る。
る。
第２の半導体酸化膜５の材質は、選択酸化前に第１の耐
酸化膜４との関係でエツチングの選択比がとれるもので
、かつイオン注入の際のマスクとなるものが望ましい。
酸化膜４との関係でエツチングの選択比がとれるもので
、かつイオン注入の際のマスクとなるものが望ましい。
半導体層３は、第２の半導体酸化膜５と第１の耐酸化膜
４を選択的にエツチング除去する際に選択比がとれるス
トッパーの役割をはたすものが望ましい。例えばポリシ
リコンなどを好ましく用いることができる。
４を選択的にエツチング除去する際に選択比がとれるス
トッパーの役割をはたすものが望ましい。例えばポリシ
リコンなどを好ましく用いることができる。
上記したように、本発明は、半導体基板上の第１の半導
体酸化膜と、第１の耐酸化膜との間に半導体層を形成す
るため、第２の半導体酸化膜と第１の耐酸化膜を選択的
にエツチング除去する工程においてエツチングの選択比
を比較的大きくとることができ、このため、半導体基板
までエツチングして、基板を叩くことがな（なりデバイ
スの特性が劣化することを防止することができる。
体酸化膜と、第１の耐酸化膜との間に半導体層を形成す
るため、第２の半導体酸化膜と第１の耐酸化膜を選択的
にエツチング除去する工程においてエツチングの選択比
を比較的大きくとることができ、このため、半導体基板
までエツチングして、基板を叩くことがな（なりデバイ
スの特性が劣化することを防止することができる。
また第２の半導体酸化膜をマスクとして上記半導体基板
に不純物を選択的に導入することができるため、所望の
位置に確実に不純物が導入でき、所望のデバイス特性を
得ることができる。
に不純物を選択的に導入することができるため、所望の
位置に確実に不純物が導入でき、所望のデバイス特性を
得ることができる。
また全面に第２の耐酸化膜を形成し、該第２の耐酸化膜
を異方性エツチングして側壁部分にエツチング残りを形
成することにより、例えば第１図（ｂ）に示す素子分離
領域の幅Ｗがフォトリソグラフィの波長による限界の幅
であっても、第１図（ｄｌに示す如く、エツチング残り
９（１つの幅をＷ゛とする）を形成することによってさ
らに内側に形成する素子分離領域の幅をＷ ′ｘ ２の
幅だけ狭めることができるため、半導体装置の集積化を
高めることができる。
を異方性エツチングして側壁部分にエツチング残りを形
成することにより、例えば第１図（ｂ）に示す素子分離
領域の幅Ｗがフォトリソグラフィの波長による限界の幅
であっても、第１図（ｄｌに示す如く、エツチング残り
９（１つの幅をＷ゛とする）を形成することによってさ
らに内側に形成する素子分離領域の幅をＷ ′ｘ ２の
幅だけ狭めることができるため、半導体装置の集積化を
高めることができる。
以下、本発明の半導体装置の製造方法の一実施例を第１
図を参照しながら詳細に説明する。なお当然のことであ
るが、以下の実施例は本発明の一例を示すもので、本発
明はこの例にのみ限定されない。
図を参照しながら詳細に説明する。なお当然のことであ
るが、以下の実施例は本発明の一例を示すもので、本発
明はこの例にのみ限定されない。
第１図（ａ）〜（ｇ）は本実施例の半導体装置の製造工
程を示す断面図である。
程を示す断面図である。
本実施例では、第１図（ａｌに示す如（、半導体基板ｌ
にｐ型のシリコン基板を用い、基板表面を熱酸化して膜
厚５０人の極めて薄い第１の半導体酸化膜（ここではＳ
ｉＯ□膜）２を形成し、さらに第１の半導体酸化膜２上
にそれぞれＣＶＤによって膜厚５００人の半導体層（こ
こではポリシリコン）３および膜厚１０００人の第１の
耐酸化膜（ここでは５ｉｓＮｎ） ４を形成し、該耐酸
化膜４上に第２の半導体酸化膜（ここではＳｉｎｇ）
５を例えば５００人を形成する。
にｐ型のシリコン基板を用い、基板表面を熱酸化して膜
厚５０人の極めて薄い第１の半導体酸化膜（ここではＳ
ｉＯ□膜）２を形成し、さらに第１の半導体酸化膜２上
にそれぞれＣＶＤによって膜厚５００人の半導体層（こ
こではポリシリコン）３および膜厚１０００人の第１の
耐酸化膜（ここでは５ｉｓＮｎ） ４を形成し、該耐酸
化膜４上に第２の半導体酸化膜（ここではＳｉｎｇ）
５を例えば５００人を形成する。
そして半導体酸化膜５上にレジスト１２を選択的に形成
する。
する。
第１図（ｂ）に示す如く、該第２の半導体酸化膜５と上
記第１の耐酸化膜４を選択的にＲＩＢによりエツチング
除去する。この場合第゛１の耐酸化膜４はオーバーエツ
チング気味に確実に除去する。そして、上記第２の半導
体酸化膜５をマスクにして上記半導体基板ｌ中にｐ型の
不純物として、例えばホウ素（Ｂ）７をイオン注入法を
用いて、半導体層３および第１の半導体酸化膜２を介し
て半導体基板１中にイオン注入する（図中の注入不純物
を黒点・で表す）。
記第１の耐酸化膜４を選択的にＲＩＢによりエツチング
除去する。この場合第゛１の耐酸化膜４はオーバーエツ
チング気味に確実に除去する。そして、上記第２の半導
体酸化膜５をマスクにして上記半導体基板ｌ中にｐ型の
不純物として、例えばホウ素（Ｂ）７をイオン注入法を
用いて、半導体層３および第１の半導体酸化膜２を介し
て半導体基板１中にイオン注入する（図中の注入不純物
を黒点・で表す）。
次に第１図（０１に示す如く、全面に第２の耐酸化膜（
ここでは５ｉａＮｅ） ６を形成し、第１図（ｄ）に示
す如く、該第２の耐酸化膜６にＲＩＥの異方性エツチン
グを行い、側壁部分８にエツチング残り９を形成する。
ここでは５ｉａＮｅ） ６を形成し、第１図（ｄ）に示
す如く、該第２の耐酸化膜６にＲＩＥの異方性エツチン
グを行い、側壁部分８にエツチング残り９を形成する。
次に第１図（ｅ）に示す如く、上記第２の半導体酸化膜
６をフッ酸溶液で除去する。
６をフッ酸溶液で除去する。
第１図（ｆ）に示す如く、上記第１の耐酸化膜４および
エツチング残り９をマスクにして上記基板１を選択的に
熱酸化を行うことによって半導体基板１にＳｉＯ□膜１
０（フィールド５ｉｆｔ膜とも称される）が形成される
。
エツチング残り９をマスクにして上記基板１を選択的に
熱酸化を行うことによって半導体基板１にＳｉＯ□膜１
０（フィールド５ｉｆｔ膜とも称される）が形成される
。
そして第１図（ｇ）に示す如（、第１の半導体酸化膜は
フッ酸溶液でウェットエツチングし、第１の耐酸化膜４
およびエツチング残り９はリン酸溶液でウェットエツチ
ングし、半導体層３は酸化してエツチングすることによ
って除去して素子分離領域を形成する。
フッ酸溶液でウェットエツチングし、第１の耐酸化膜４
およびエツチング残り９はリン酸溶液でウェットエツチ
ングし、半導体層３は酸化してエツチングすることによ
って除去して素子分離領域を形成する。
本実施例の方法によって得られる素子分Ｎ領域は、エツ
チングの選択比の採れる層構成とすることによって、基
板をエツチングで叩くことがなくなり、安定したデバイ
スの特性が得られ、半導体基板に不純物を確実に所望の
位置に４入することができるため、所望のデバイス特性
を得ることができ、さらに素子分離領域の幅の微細化に
よって半導体装置の集積化を高めることができる。
チングの選択比の採れる層構成とすることによって、基
板をエツチングで叩くことがなくなり、安定したデバイ
スの特性が得られ、半導体基板に不純物を確実に所望の
位置に４入することができるため、所望のデバイス特性
を得ることができ、さらに素子分離領域の幅の微細化に
よって半導体装置の集積化を高めることができる。
上記したように、本発明の半導体装置の製造方法を用い
ることによって、安定かつ所望のデバイス特性が得られ
、素子分離領域の幅を微細化することによって、半導体
装置の集積化を高めることが可能となった。
ることによって、安定かつ所望のデバイス特性が得られ
、素子分離領域の幅を微細化することによって、半導体
装置の集積化を高めることが可能となった。
第１図（ａ）〜（餠は本実施例の半導体装置の製造工程
を示す断面図である。第２図は従来の半導体装置の製造
方法を示す半導体断面図、その（ａ）はシリコンナイト
ライド形成時の断面図、（ｂ）はサイドウオール形成時
の断面図である。 １・・・・・・・・半導体基板、２・・・・・・第１の
半導体酸化膜、３・・・・・・半導体層、４・・・・・
・第１の耐酸化膜、５・・・・・・第２の半導体酸化膜
、６・・・・第２の耐酸化膜、７・・・・・・・・不純
物、８・・・・・・側壁、９・・・・エツチング残り。
を示す断面図である。第２図は従来の半導体装置の製造
方法を示す半導体断面図、その（ａ）はシリコンナイト
ライド形成時の断面図、（ｂ）はサイドウオール形成時
の断面図である。 １・・・・・・・・半導体基板、２・・・・・・第１の
半導体酸化膜、３・・・・・・半導体層、４・・・・・
・第１の耐酸化膜、５・・・・・・第２の半導体酸化膜
、６・・・・第２の耐酸化膜、７・・・・・・・・不純
物、８・・・・・・側壁、９・・・・エツチング残り。
Claims (1)
- 【特許請求の範囲】 半導体基板上に第１の半導体酸化膜を形成する工程と、 該半導体酸化膜上に半導体層を形成する工程と、該半導
体層上に第１の耐酸化膜を形成する工程と、 該耐酸化膜上に第２の半導体酸化膜を形成する工程と、 該第２の半導体酸化膜と上記耐酸化膜を選択的にエッチ
ング除去する工程と、 上記第２の半導体酸化膜をマスクにして上記半導体基板
に不純物を導入する工程と、 全面に第２の耐酸化膜を形成する工程と、 該第２の耐酸化膜を異方性エッチングして側壁部分にエ
ッチング残りを形成する工程と、上記第２の半導体酸化
膜を除去する工程と、上記耐酸化膜をマスクにして上記
基板を選択的に酸化する工程を備えた半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13682287A JPS63300526A (ja) | 1987-05-29 | 1987-05-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13682287A JPS63300526A (ja) | 1987-05-29 | 1987-05-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63300526A true JPS63300526A (ja) | 1988-12-07 |
Family
ID=15184318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13682287A Pending JPS63300526A (ja) | 1987-05-29 | 1987-05-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63300526A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1987
- 1987-05-29 JP JP13682287A patent/JPS63300526A/ja active Pending
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