JPS63300567A - 浮遊ゲ−ト型絶縁ゲ−ト電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、不揮発性ＭＯ８半導体記憶装置に使用される
浮遊ゲート型絶縁ゲート電界効果トランジスタに関する
。

〔従来の技術〕

従来のＥＦＲＯＭＫは、第５図に示すように浮遊ゲート
型絶縁ゲート電界効果トランジスタをメモリ素子として
用いられており、ＣＨＥ（チャネルホットエレクトロン
）注入によりプログラミングする方式が主流である。こ
の方式の場合、通常ＪＥＦＲＯＭの特性（しきい電圧や
書込特性）を制御する為に、半導体基板に不純物ドーピ
ングを行ないウェル（２）を形成し７た構造を用いてい
る。

〔発明が解決しようとする問題点〕

上述した従来の浮遊ゲート型絶縁ゲート電界効果トラン
ジスタを用いたＥＰＲＯＭは、所定の書込スピードを得
る為に、ウェルの不純物濃度を適当に制御するので、そ
れに応じて、消去時のしきい電圧が必然的に決定される
。従来例の場合、通常しきい電圧は２．Ｏｖ前後に設定
されているので読出電源電圧Ｖｃｃが５．Ｏｖの場合問
題とはならない。

しかし、Ｖｃｃを下げていく場合、それに呼応してしき
い電圧を下げなければならない。通常、プロセス上の制
御としてウェル濃度を下げることが考えられるが、その
代わり、電界強度が弱くなる結果、書込スピードが遅く
な９、所定の規格を満足しなくなるという場合を生ずる
。

ｒ問題点を解決するための手段〕 本発明の浮遊ゲート電界効果トランジスタは、第１導電
型半導体基板に選択的に形成された第２導電型不純物領
域からなるソース領域及びドレイン領域と、ゲート絶縁
膜直下の前記第１導電型半導体基板の一部からなる第１
チャネル領域と、前記第１チャネル領域の下方に設けら
れ前記ドレイン領域の底部とその近傍に接する高濃度の
第２チャネル領域と、前記ドレイン領域及び前記第２チ
ャネル領域の下方に設けられ前記第２チャネル領域より
高濃度の第１導電型埋込領域とを含むというものである
。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第１の実施例の主要部を主す半導体チ
ップの断面図である。

この実施例は、Ｐ型半導体基板１に選択的に形成された
Ｎ型不純物領域からなろソース領域５及びドレイン領域
４と、浮遊ゲート絶縁膜９直下のＰ型半導体基板１の一
部からなる第１チャネル領域１３と、瀉１チャネル領域
１３の下方に設けられドレイン領域４の底部とその近傍
に接する高濃度の第２チャネル領域１２と、ドレイン領
域４及び第２チャネル領域１２の下方に設けられ第２チ
ャネル領域１２よυ高濃度のＰ型埋込領域１１ａとを含
むものである。

次に、この実施例の製造方法について説明する。

第２図（１）〜（ｅ）は第１の実施例の製造方法を説明
するための工程順に配置した半導体チップの断面図であ
る。

まず、第２図（ａ）に示すようにシリコンからなるＰ型
半導体基板Ｉにおいて側面絶縁膜１４で区画されたトラ
ンジスタ形成領域に、ポロンをイオン注入し押込拡散を
することにより、Ｐウェル２を形成する。

次に、第２図（ｂ）に示すように、フィールド絶縁膜３
でトランジスタ形成領域を区画し、第１ゲート絶禄膜（
浮遊ゲート絶縁膜９）を介して、所定深さにポロンを−
「オン注入して第１のイオン打込層】０を形成する。

さらに、従来と同様にして、第２図ＣＣ）に示す如く、
第１ゲート絶縁膜（９）上に第１Ｎ型ドープト多結晶シ
リコン層（７）、さらにこの多結晶シリコン層（７）を
熱酸化するととｔζより形成した第２の絶縁膜（制御ゲ
ート絶縁膜８）、さらにその上に、第２Ｎｑドープト多
結晶シリコン層（６）を形成して所定形状に整形する。

そして、熱酸化法によって第１゜２ＯＮ型多結晶シリコ
ン娶の側面（（絶縁膜１４を形成する。こうして、第２
チャネル領域１２．浮遊ゲート電極７．制御ゲート絶縁
膜８．制御ゲー）？ｌｔ極６を形成する。

次に第２図（ｄ）ｔｃ示す如く、ゲート電極に対し自己
整合的に、ポロンをイオン注入して第２チャネル領域１
２の下方に第１のイオン打込層】Ｏより高濃度の第２の
イオン打込層１１’ａ、　ｌｌ’ｂを形成する。

次に１第２図（ｅ）Ｋ示すよう忙、ヒ素又はリンをイオ
ン注入して、熱処理を行うことによりドレイン領域４．
ソース領域５を形成する。第２のイオン打込層１１’ａ
、　ｌｌ’ｂはそれぞれＰ型埋込領域１１ａ。

１１ｂとなる。

次に、第１図に示すように、層間絶縁膜１５を形成して
コンタクト孔を設け、アルミニウム′、Ｉｔ＆１６ａ、
　１６ｂを形成する。

第６図は、この実施例のチャネル部における深さくＸｊ
）と不純物濃度Ｎａの関係を示す不純物濃度プロファイ
ル図である。

この実施例において、消去時のしきい電圧は第１チャネ
ル領域の不純物濃度で定まる。このしきい電圧を低くし
ても従来例のように書込スピードを損うことは准い。即
ち、浮遊ゲートｊａＬ極に注入されるチャネルホットエ
レクトロン（以下ＣＨＥと記す）は、その発生機構上、
ドレイン電界のチャネル方向成分によって加速されエネ
ルギーを得る。その得たエネルギーがシリコン−シリコ
ン酸化膜界面の障壁高さ３．２ｅＶを越えた時、浮遊ゲ
ート電極への注入が可能となる。従って、上述のチャネ
ル方向の電界成分を大きくする程、注入効率が増すわけ
である。チャネル方向の電界を大きくするにはドレイン
電圧を高くすればよいけれども、その上限はソース−ド
レイン間のパンチスルー電圧で与えられる。そうして、
パンチスルーをひきおこす空乏層の伸びはドレイン領域
の底の近くでおき易い。この実施例では丁度その部分に
高濃度の第２チャネル領域が設けられているし、さらに
ドレイン領域の下方の埋込領域があるのでドレイン領域
から下方へは空乏層が伸び難くなっている。

従ってパンチスルーがおき難いばかりでなく、ドレイン
電界の深さ方向成分が弱まりチャネル方向成分が強くな
るので、ＣＨＥの発生に有利な構造を有しているといえ
る。

第３図は本発明の第２の実施例の主要部を示す半導体チ
ップの断面図である。

この実施例は第１チャネル領域及び第２チャネル領域が
それぞれ第２エピタキシャル層１８及び第１エピタキシ
ャル層１７からなっている以外は第１の実施例と同じで
ある。

次に、この実施例の製造方法について説明する。

第４図（ａ）〜（ｄ）は第２の実施例の製造方法を説明
するための工程順に配置した半導体チップの断面図であ
る。

まず、第４図（ａ）に示すように、Ｐ型半導体下地板１
′上に、同じくＰ型で下地板よりも濃度の高い第１のエ
ピタキシャル層１７を設ける。その上く後ＫＥＰＲＯＭ
の消去時しきい電圧を決定するＰ型の第２エピタキシャ
ル層１８を形成する。この時第２エピタキシヤル層１８
の膜厚は、高々ソース・ドレイン拡散領域の深さと同等
とし、かつその濃度は第１エピタキシャル層１７の濃度
よりも低いものとする。次に１第４図（ｂ）に示すよう
にフィールド絶縁膜３で素子領域を区画し、次に第４図
（Ｃ）に示すように二層のＮ型多結晶シリコン層（７）
。

（６）を従来の方法で形成し、所定形状に整形し、その
後、第４図（ｄ）に示すように多結晶シリコン層の側面
を熱α化法によって絶縁膜１４を形成した後、そのゲー
ト電極に対し自己整合的に、所定深さくソース・ドレイ
ン拡散領域 の箇所にポロンをイオン注入して第２のイオン打込層３
１’を形成する。

その後は、従来と同様第３図に示すように、ヒ素又はリ
ンをイオン注入法によシ、ソース領域５゜ドレイン領域
４を形成する。そして層間絶縁膜１５をＣＶＤ法によシ
形成［７、コンタクト孔をパターニングした後、アルミ
ニウム市、欅を設ける。

この実施例はエピタキシャル層を使用しているので、イ
オン注入工程が少なくて済み、より量産に適していると
いう利点がある。

〔発明の効果〕

以上説明し、たよりに本発明は、トランジスタのチャネ
ル部の基板濃度プロファイルを前述のように、濃度のピ
ークをソース・ドレイン領域の底面附近の深さに設定す
ることによって、ドレイン電界のチャネル方向成分が強
くなるので、従来よりもＣＨＥの発生率が高くなり、書
込スピードが速くなる。これは、このトランジスタを使
用したメモリセルの消去時しきい電圧を下げても、従来
と同等レベルの書込スピードが得られることを意味し、
読出し電圧を下げた場合に有効である。

また、従来タイプに比べ、第１チャネル領域の表面濃度
を下げても、第２チャネル領域の濃度が十分高い為、ド
レインからの空乏層の伸びが抑えられてパンチスルーが
生じ難くなる。従って従来よりもチャネル長が短い領域
で使用可卯となり、書込スピードに対してもよ抄有利に
働く効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例の主要部を示す半導体チ
ップの断面図、第２図（ａ）〜第２図（ｅ）は第１の実
施例の製造方法を説明するための工程順に配置した半導
体チップの断面図、第３図は本発明の第２の実施例の主
要部を示す半導体チップの断面図、第４図（ａ）〜第４
図（ｄ）は第２の実施例の製造方法を説明するための工
程順に配置した半導体チップの断面図、第５図は従来例
の主要部を示す半導体チップの断面図、第６図は第１の
実施例のチャネル部の不純物濃度プロファイル図である
。 １・・・・・・Ｐ型半導体基板、１′・・・・・・Ｐ型
半導体下地板、２・・・・・・Ｐウェル、３・・・・・
・フィールド絶縁膜、４・・・・・・ドレイン領域、５
・・・・・・ソース領域、６・・・・・・制御ゲート電
極、７・・・・・・浮遊ゲート電極、８・・・・・・制
御／−ト給縁膜、９・・・・・・浮遊ゲート絶縁膜、１
０・・・・−・第１のイオン打込層、ｌｌａ、ｌｌｂ・
・・・・・Ｐ型埋込領域％　　ｌｌ’ａ、ｌｌ’ｂ・・
・・・・第２のイオン打込み層、１２・・・・・・第２
チャネル領域、１３・・・・・・第１チャネル領域、１
４・・・・・・絶縁膜、１５・・・・・・層間絶縁膜、
１６ａ、　１６ｂ・・・・・・アルミニウム電極、１７
・・・・・・第１エピタキシヤル眉、１８・・・・・・
第２エピタキシャル層。 代理人　弁理士　　内　原　　　晋 ｑ　浮Ｍさゲート絶間 第２図 第３図 第４図 第４図 ×ｊ伊ｍ２

Claims (1)

【特許請求の範囲】
1. 　第１導電型半導体基板に選択的に形成された第２導電
   型不純物領域からなるソース領域及びドレイン領域と、
   ゲート絶縁膜直下の前記第１導電型半導体基板の一部か
   らなる第１チャネル領域と、前記第１チャネル領域の下
   方に設けられ前記ドレイン領域の底部とその近傍に接す
   る高濃度の第２チャネル領域と、前記ドレイン領域及び
   前記第２チャネル領域の下方に設けられ前記第２チャネ
   ル領域より高濃度の第１導電型埋込領域とを含むことを
   特徴とする浮遊ゲート型絶縁ゲート電界効果トランジス
   タ。