JPH0132673B2 - - Google Patents
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- JPH0132673B2 JPH0132673B2 JP56000588A JP58881A JPH0132673B2 JP H0132673 B2 JPH0132673 B2 JP H0132673B2 JP 56000588 A JP56000588 A JP 56000588A JP 58881 A JP58881 A JP 58881A JP H0132673 B2 JPH0132673 B2 JP H0132673B2
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- JP
- Japan
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- drain
- floating gate
- region
- gate electrode
- source
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
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- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
本発明は、電気的に記憶内容の書き換えが可能
な浮遊ゲート電極を有するMOS型の不揮発性半
導体メモリ装置に関する。
な浮遊ゲート電極を有するMOS型の不揮発性半
導体メモリ装置に関する。
従来この種の電気的に書き換え可能な浮遊ゲー
ト型不揮発性半導体メモリ装置として種々のもの
が提案され実用化されてきている。浮遊ゲート型
不揮発性メモリは、外部から電気的に絶縁された
浮遊ゲートに電子或は正孔を注入して、浮遊ゲー
トの帯電状態を変化させ、その帯電状態の違いを
情報として記憶する。浮遊ゲートへの電荷注入
は、基本的に基体中で高エネルギキヤリヤを発生
させて、酸化膜のエネルギバリヤを乗り越えて浮
遊ゲートへ注入するか、或は高電界によつて酸化
膜のエネルギバリヤを突き抜けるいわゆるトンネ
ル現象を利用するかによつて行なわれる。前者の
方法を用いた場合、通常は高エネルギキヤリヤを
発生させるのにＰ−Ｎ接合のブレークダウン、
MOS型トランジスタのチヤネル中キヤリヤの加
速等を利用する為に浮遊ゲートへの注入電流以外
にかなり大きな電流を流す必要があり、書き換え
時の消費電力が大きくなる欠点がある。一方後者
の場合にはトンネル電流以外に電流は流れず低電
力化が可能である。この様なトンネル現象を利用
した浮遊ゲート型不揮発性メモリ装置としては、
例えば1980 IEEE International Solid−State
Circuits Conference Digest of Technical
Papersの第152貢に掲載のＮチヤネル型装置があ
る。この装置の断面模型図を第１図に示す。第１
図に示した装置はドレインN+拡散領域２７上に
部分的にトンネル電流を流すに充分な薄さの絶縁
膜２２を形成し、浮遊ゲート電極２３をその薄い
絶縁膜２４上にまで延在させた構造となつてい
る。この装置に書き込みを行なうには、浮遊ゲー
ト上に設けられた制御ゲート電極２５に正の高電
圧を印加してドレイン拡散領域上の薄い絶縁膜中
に浮遊ゲートからドレインに向かう高電界を形成
し、電子をドレインから浮遊ゲートへトンネル注
入する。一方消去を行なうには、ドレイン拡散領
域に正の高電圧を印加し、薄い絶縁膜中にドレイ
ンから浮遊ゲートに向う高電界を形成し浮遊ゲー
トからドレインに電子を注入することによつて行
なう。上述のように、この装置では正の一極性電
圧のみでトンネルによつて浮遊ゲートへ電子注入
と、浮遊ゲートからの電子放出を行なわせること
が可能である。ところが、この種のドレイン拡散
領域上の一部分に薄い絶縁膜を有する構造の装置
では、第１図にみられるようにドレイン上の薄い
絶縁膜上に浮遊ゲートを延在させる必要がある為
に、MOS型トランジスタの小型化に非常に有力
な手段となつている、ソースドレインのゲート電
極に対する自己整合形成法が使用できない。更
に、ドレイン拡散領域と、薄い絶縁膜領域と、浮
遊ゲート電極との相互の重なりが通常のPR技術
及びマスキング技術の誤差を含んで決定されるこ
とを考慮するならば、それぞれの装置構成要素の
間隔マージンを設計的に充分に余裕を持たせて大
きくする必要がある。以上に述べた如く第１図に
示した従来装置は、小型化に適さず今後ますます
要望されてくる高集積化に適さないという欠点を
有している。
ト型不揮発性半導体メモリ装置として種々のもの
が提案され実用化されてきている。浮遊ゲート型
不揮発性メモリは、外部から電気的に絶縁された
浮遊ゲートに電子或は正孔を注入して、浮遊ゲー
トの帯電状態を変化させ、その帯電状態の違いを
情報として記憶する。浮遊ゲートへの電荷注入
は、基本的に基体中で高エネルギキヤリヤを発生
させて、酸化膜のエネルギバリヤを乗り越えて浮
遊ゲートへ注入するか、或は高電界によつて酸化
膜のエネルギバリヤを突き抜けるいわゆるトンネ
ル現象を利用するかによつて行なわれる。前者の
方法を用いた場合、通常は高エネルギキヤリヤを
発生させるのにＰ−Ｎ接合のブレークダウン、
MOS型トランジスタのチヤネル中キヤリヤの加
速等を利用する為に浮遊ゲートへの注入電流以外
にかなり大きな電流を流す必要があり、書き換え
時の消費電力が大きくなる欠点がある。一方後者
の場合にはトンネル電流以外に電流は流れず低電
力化が可能である。この様なトンネル現象を利用
した浮遊ゲート型不揮発性メモリ装置としては、
例えば1980 IEEE International Solid−State
Circuits Conference Digest of Technical
Papersの第152貢に掲載のＮチヤネル型装置があ
る。この装置の断面模型図を第１図に示す。第１
図に示した装置はドレインN+拡散領域２７上に
部分的にトンネル電流を流すに充分な薄さの絶縁
膜２２を形成し、浮遊ゲート電極２３をその薄い
絶縁膜２４上にまで延在させた構造となつてい
る。この装置に書き込みを行なうには、浮遊ゲー
ト上に設けられた制御ゲート電極２５に正の高電
圧を印加してドレイン拡散領域上の薄い絶縁膜中
に浮遊ゲートからドレインに向かう高電界を形成
し、電子をドレインから浮遊ゲートへトンネル注
入する。一方消去を行なうには、ドレイン拡散領
域に正の高電圧を印加し、薄い絶縁膜中にドレイ
ンから浮遊ゲートに向う高電界を形成し浮遊ゲー
トからドレインに電子を注入することによつて行
なう。上述のように、この装置では正の一極性電
圧のみでトンネルによつて浮遊ゲートへ電子注入
と、浮遊ゲートからの電子放出を行なわせること
が可能である。ところが、この種のドレイン拡散
領域上の一部分に薄い絶縁膜を有する構造の装置
では、第１図にみられるようにドレイン上の薄い
絶縁膜上に浮遊ゲートを延在させる必要がある為
に、MOS型トランジスタの小型化に非常に有力
な手段となつている、ソースドレインのゲート電
極に対する自己整合形成法が使用できない。更
に、ドレイン拡散領域と、薄い絶縁膜領域と、浮
遊ゲート電極との相互の重なりが通常のPR技術
及びマスキング技術の誤差を含んで決定されるこ
とを考慮するならば、それぞれの装置構成要素の
間隔マージンを設計的に充分に余裕を持たせて大
きくする必要がある。以上に述べた如く第１図に
示した従来装置は、小型化に適さず今後ますます
要望されてくる高集積化に適さないという欠点を
有している。
本発明の目的は上述の従来例の一極性電圧で選
択的に浮遊ゲートへの電子注入と、浮遊ゲートか
らの電子放出をトンネル現象を利用することによ
り低消費電力で行なうことができるという電気的
特性上優れた特徴を維持したまま、従来例の有し
ていた小型化に適さないという不都合を取り除き
高集積化の容易な構造の不揮発性半導体メモリ装
置を提供することである。
択的に浮遊ゲートへの電子注入と、浮遊ゲートか
らの電子放出をトンネル現象を利用することによ
り低消費電力で行なうことができるという電気的
特性上優れた特徴を維持したまま、従来例の有し
ていた小型化に適さないという不都合を取り除き
高集積化の容易な構造の不揮発性半導体メモリ装
置を提供することである。
本発明の特徴は、半導体基体上にゲート絶縁膜
を介して浮遊ゲート電極と、その少なくとも一部
分を覆うように設けられた制御ゲート電極と、浮
遊ゲート電極に自己整合的に形成された基体と反
対導電型のソース、ドレイン領域を有し、ソー
ス、ドレインの一方或は両方の浮遊ゲート下の外
周全部に接するようにソース、ドレイン領域と同
導電型でかつソース、ドレイン領域よりも不純物
濃度の低い領域を設けた不揮発性半導体メモリ装
置にある。
を介して浮遊ゲート電極と、その少なくとも一部
分を覆うように設けられた制御ゲート電極と、浮
遊ゲート電極に自己整合的に形成された基体と反
対導電型のソース、ドレイン領域を有し、ソー
ス、ドレインの一方或は両方の浮遊ゲート下の外
周全部に接するようにソース、ドレイン領域と同
導電型でかつソース、ドレイン領域よりも不純物
濃度の低い領域を設けた不揮発性半導体メモリ装
置にある。
本発明の装置に於いては、先の従来例と異な
り、ドレイン領域上に部分的に薄い絶縁膜を形成
せずにソース、ドレイン間のチヤネル領域上のゲ
ート絶縁膜全体をトンネル電流を流すのに充分な
薄さに形成する。本発明に書き込みを行なうに
は、ソース、ドレイン、基体を低電位に保ち、制
御ゲート電極に正の高電圧を印加してチヤネル領
域全面で基体から浮遊ゲートへ電子をトンネル注
入する。一方消去を行なうには、制御ゲートを低
電位に保ちドレイン電極に正の高電圧を印加す
る。ドレイン領域は浮遊ゲート電極をマスクとし
て例えば不純物をイオン注入した後高温熱処理に
より活性化と押し込みを行なつて形成されてお
り、この時ドレイン領域は深さ方向と同程度の距
離だけマスクとなつた浮遊ゲート電極の端からチ
ヤネル中へ浸入し、浮遊ゲート電極と平面構造的
に重なりを持つ。この重なり部分は先に述べた薄
いゲート絶縁膜により絶縁されており、消去時に
ドレインに印加された正の高電圧による高電界は
この重なり部分の薄い絶縁膜中に形成され、浮遊
ゲートからドレインに向かつて電子がトンネル放
出される。ところが単にゲート絶縁膜を全体に薄
く形成するとドレイン接合の基体表面近傍の電界
が強められブレークダウン電圧が低下し消去に必
要な電圧をドレインに印加した時にドレイン接合
がアバランシエブレークダウンを引き起こし大電
流が流れるという不都合が生じる。これを防止す
る為に本発明に於いては、ドレイン不純物領域の
外周縁のうち少なくとも薄いゲート絶縁膜下の領
域全域で接するようにドレインと同導電型でかつ
不純物濃度の低い領域を設けることを主旨として
いる。これは上に述べてきたＮチヤネル型の装置
であればドレイン−基体間のN+−Ｐ接合をN-−
Ｐ接合に変換してドレイン接合のブレークダウン
電圧を上昇させることが目的である。また、単に
ドレイン領域の不純物濃度を一様に低下させる
と、ブレークダウン電圧は上昇するが、消去時に
印加された電圧によりドレイン上のゲート絶縁膜
とドレイン領域界面からドレイン領域内へ向かつ
て空乏層が広がりドレイン上のゲート絶縁膜中に
形成される消去電界が弱められ消去が困難にな
る。
り、ドレイン領域上に部分的に薄い絶縁膜を形成
せずにソース、ドレイン間のチヤネル領域上のゲ
ート絶縁膜全体をトンネル電流を流すのに充分な
薄さに形成する。本発明に書き込みを行なうに
は、ソース、ドレイン、基体を低電位に保ち、制
御ゲート電極に正の高電圧を印加してチヤネル領
域全面で基体から浮遊ゲートへ電子をトンネル注
入する。一方消去を行なうには、制御ゲートを低
電位に保ちドレイン電極に正の高電圧を印加す
る。ドレイン領域は浮遊ゲート電極をマスクとし
て例えば不純物をイオン注入した後高温熱処理に
より活性化と押し込みを行なつて形成されてお
り、この時ドレイン領域は深さ方向と同程度の距
離だけマスクとなつた浮遊ゲート電極の端からチ
ヤネル中へ浸入し、浮遊ゲート電極と平面構造的
に重なりを持つ。この重なり部分は先に述べた薄
いゲート絶縁膜により絶縁されており、消去時に
ドレインに印加された正の高電圧による高電界は
この重なり部分の薄い絶縁膜中に形成され、浮遊
ゲートからドレインに向かつて電子がトンネル放
出される。ところが単にゲート絶縁膜を全体に薄
く形成するとドレイン接合の基体表面近傍の電界
が強められブレークダウン電圧が低下し消去に必
要な電圧をドレインに印加した時にドレイン接合
がアバランシエブレークダウンを引き起こし大電
流が流れるという不都合が生じる。これを防止す
る為に本発明に於いては、ドレイン不純物領域の
外周縁のうち少なくとも薄いゲート絶縁膜下の領
域全域で接するようにドレインと同導電型でかつ
不純物濃度の低い領域を設けることを主旨として
いる。これは上に述べてきたＮチヤネル型の装置
であればドレイン−基体間のN+−Ｐ接合をN-−
Ｐ接合に変換してドレイン接合のブレークダウン
電圧を上昇させることが目的である。また、単に
ドレイン領域の不純物濃度を一様に低下させる
と、ブレークダウン電圧は上昇するが、消去時に
印加された電圧によりドレイン上のゲート絶縁膜
とドレイン領域界面からドレイン領域内へ向かつ
て空乏層が広がりドレイン上のゲート絶縁膜中に
形成される消去電界が弱められ消去が困難にな
る。
以上に説明したように本発明によれば、浮遊ゲ
ートに対してソース、ドレインを自己整合的に形
成することが可能となり装置の小型化に非常に有
利になることが判る。
ートに対してソース、ドレインを自己整合的に形
成することが可能となり装置の小型化に非常に有
利になることが判る。
以下図面を用いて本発明の実施例を詳しく説明
する。
する。
第２図は本発明に基づく第１の実施例の断面模
型図である。面指数（100）不純物濃度１×
1015／cm3のＰ型導電型単結晶シリコン基体１上に
高温の酸素雰囲気中で200Å膜厚のゲートシリコ
ン酸化膜２を成長させ、次に将来浮遊ゲート電極
となる約5000Åの多結晶シリコン膜３を通常の気
相成長法で形成する。多結晶シリコン膜３は気相
からのリンの熱拡散が施されＮ型にドーブされ
る。次に多結晶シリコン膜３を高温の酸素雰囲気
中で熱酸化することにより約800Åの厚さの酸化
膜４を成長させ、ついで将来制御ゲート電極とな
る第２の多結晶シリコン膜５を気相成長法により
約5000Åの厚さに成長させる。次に通常のマスキ
ングとPR技術によつて、多結晶シリコン膜５上
に所望のフオトレジストパターンを形成し、その
フオトレジストパターンをマスクとして例えば
CF4ガスを用いたプラズマエツチにより多結晶シ
リコンの制御ゲート電極５の形状決定を行なう。
ついで、同じフオトレジストパターンをマスクと
してシリコン酸化膜４の不必要部分をエツチング
除去し更に同じフオトレジストパターンをマスク
として多結晶シリコン膜３の不要部分を前述のプ
ラズマエツチを用いて除去し、浮遊ゲート電極３
の形状が決定される。こうして本実施例に於いて
は、浮遊ゲート電極３と制御ゲート電極５の形状
が自己整合的に決定される。次に、通常のマスキ
ングとPR技術により、将来ソース領域となる部
分の上部をフオトレジストで覆い、このフオトレ
ジストと制御ゲート電極５、即ち同形状である浮
遊ゲート電極３をマスクとして将来ドレイン領域
となる部分の基体中にＮ型不純物であるリンを、
エネルギ150keVで１×1013／cm2の注入量でイオ
ン注入する。その後フオトレジストを除去し、制
御ゲート電極５及び浮遊ゲート電極３をマスクに
してＮ型不純物である砒素を将来ソース、ドレイ
ン領域となる部分の基体中にエネルギ150keV、
１×1016／cm2の注入量でイオン注入する。この時
多結晶シリコンの制御ゲート電極５もＮ型にドー
プされる。その後高温の熱処理によつてＮ型不純
物であるリンと砒素の活性化、押込を行ないN+
拡散領域であるソース６、ドレイン７とリンの
N-領域８を形成する。本実施例の如く、同じ領
域にリンと砒素を適当なエネルギと注入量でイオ
ン注入し高温熱処理を行なうことにより、リンの
方が砒素よりもシリコン中での拡散係数が大きい
ことを利用して、リンのN-領域８をドレイン領
域N+領域７の外周に自動的に形成できる。ソー
ス・ドレインN+領域６，７の深さと、リンN-領
域の幅は必要に応じて適当に設定され得るが、本
実施例ではソース、ドレインN+領域６，７の深
さは約0.5μｍ、リンN-領域の幅は約0.5μｍであ
つた。またこの高温熱処理によつてドレインN+
領域の横方向への押込みも同時に行なわれ浮遊ゲ
ート電極との重なり領域９が形成される。その
後、約1μｍのシリコン酸化膜１０を通常の気相
成長法で成長させ、ついでコンタクト孔１１，１
２，１３の開孔を行ない、アルミニウムのソース
配線１４、ドレイン配線１５、制御ゲート配線１
６を形成する。このようにして製作された不揮発
性メモリ装置に書込を行なうには、基体１、ソー
ス配線１４、ドレイン配線１５を接地電位に保
ち、制御ゲート配線１６に正の高電圧パルスを印
加して、基体及びソース、ドレインから200Åの
ゲート酸化膜２を通して電子を浮遊ゲート３へト
ンネル注入する。一方消去を行なうには、制御ゲ
ート配線１６、基板１、ソース配線１４を接地電
位に保ち、ドレイン配線１５に正の高電圧パルス
を印加して、浮遊ゲート３から重なり部分９の
200Åのゲート酸化膜を通して電子をドレイン７
へトンネル放出する。この時、N-領域８がドレ
インN+領域７の外周を被つている為にドレイン
接合のブレークダウン電圧が上昇し、トンネル放
出に必要な範囲内のドレイン印加電圧でアバラン
シエブレークダウンを起こして大電流が流れると
いう不都合は生じなかつた。
型図である。面指数（100）不純物濃度１×
1015／cm3のＰ型導電型単結晶シリコン基体１上に
高温の酸素雰囲気中で200Å膜厚のゲートシリコ
ン酸化膜２を成長させ、次に将来浮遊ゲート電極
となる約5000Åの多結晶シリコン膜３を通常の気
相成長法で形成する。多結晶シリコン膜３は気相
からのリンの熱拡散が施されＮ型にドーブされ
る。次に多結晶シリコン膜３を高温の酸素雰囲気
中で熱酸化することにより約800Åの厚さの酸化
膜４を成長させ、ついで将来制御ゲート電極とな
る第２の多結晶シリコン膜５を気相成長法により
約5000Åの厚さに成長させる。次に通常のマスキ
ングとPR技術によつて、多結晶シリコン膜５上
に所望のフオトレジストパターンを形成し、その
フオトレジストパターンをマスクとして例えば
CF4ガスを用いたプラズマエツチにより多結晶シ
リコンの制御ゲート電極５の形状決定を行なう。
ついで、同じフオトレジストパターンをマスクと
してシリコン酸化膜４の不必要部分をエツチング
除去し更に同じフオトレジストパターンをマスク
として多結晶シリコン膜３の不要部分を前述のプ
ラズマエツチを用いて除去し、浮遊ゲート電極３
の形状が決定される。こうして本実施例に於いて
は、浮遊ゲート電極３と制御ゲート電極５の形状
が自己整合的に決定される。次に、通常のマスキ
ングとPR技術により、将来ソース領域となる部
分の上部をフオトレジストで覆い、このフオトレ
ジストと制御ゲート電極５、即ち同形状である浮
遊ゲート電極３をマスクとして将来ドレイン領域
となる部分の基体中にＮ型不純物であるリンを、
エネルギ150keVで１×1013／cm2の注入量でイオ
ン注入する。その後フオトレジストを除去し、制
御ゲート電極５及び浮遊ゲート電極３をマスクに
してＮ型不純物である砒素を将来ソース、ドレイ
ン領域となる部分の基体中にエネルギ150keV、
１×1016／cm2の注入量でイオン注入する。この時
多結晶シリコンの制御ゲート電極５もＮ型にドー
プされる。その後高温の熱処理によつてＮ型不純
物であるリンと砒素の活性化、押込を行ないN+
拡散領域であるソース６、ドレイン７とリンの
N-領域８を形成する。本実施例の如く、同じ領
域にリンと砒素を適当なエネルギと注入量でイオ
ン注入し高温熱処理を行なうことにより、リンの
方が砒素よりもシリコン中での拡散係数が大きい
ことを利用して、リンのN-領域８をドレイン領
域N+領域７の外周に自動的に形成できる。ソー
ス・ドレインN+領域６，７の深さと、リンN-領
域の幅は必要に応じて適当に設定され得るが、本
実施例ではソース、ドレインN+領域６，７の深
さは約0.5μｍ、リンN-領域の幅は約0.5μｍであ
つた。またこの高温熱処理によつてドレインN+
領域の横方向への押込みも同時に行なわれ浮遊ゲ
ート電極との重なり領域９が形成される。その
後、約1μｍのシリコン酸化膜１０を通常の気相
成長法で成長させ、ついでコンタクト孔１１，１
２，１３の開孔を行ない、アルミニウムのソース
配線１４、ドレイン配線１５、制御ゲート配線１
６を形成する。このようにして製作された不揮発
性メモリ装置に書込を行なうには、基体１、ソー
ス配線１４、ドレイン配線１５を接地電位に保
ち、制御ゲート配線１６に正の高電圧パルスを印
加して、基体及びソース、ドレインから200Åの
ゲート酸化膜２を通して電子を浮遊ゲート３へト
ンネル注入する。一方消去を行なうには、制御ゲ
ート配線１６、基板１、ソース配線１４を接地電
位に保ち、ドレイン配線１５に正の高電圧パルス
を印加して、浮遊ゲート３から重なり部分９の
200Åのゲート酸化膜を通して電子をドレイン７
へトンネル放出する。この時、N-領域８がドレ
インN+領域７の外周を被つている為にドレイン
接合のブレークダウン電圧が上昇し、トンネル放
出に必要な範囲内のドレイン印加電圧でアバラン
シエブレークダウンを起こして大電流が流れると
いう不都合は生じなかつた。
第３図は、本発明に基づく第２の実施例の断面
模型図である。
模型図である。
本実施例は、実施例１で説明した装置に加える
に、リンN-領域をソース領域６側にも設けたも
のである。この新しいソース側のリンN-領域１
７を設けることは、実施例１の装置の電気的特性
に新たな特徴をつけ加えるものではなく、製造上
の工程を簡略化する。即ち、実施例１に於いて
は、リンN-領域をドレイン側だけに設ける為に
N-領域形成用のリンイオン注の際にソース領域
部分をフオトレジストで覆う必要があつたが、ソ
ース、ドレイン両領域に接してリンN-領域を設
ける場合には、上述のイオン注入に対するフオト
レジストのマスキング工程を省くことができる。
ただし、この場合には、ソース、ドレイン間の距
離が実効的に短かくなり、ソース、ドレイン間に
いわゆるパンチスルー電流が流れ易くなる為に、
設計的にソース、ドレイン間の距離を実施例１よ
りも大きくする必要があつた。
に、リンN-領域をソース領域６側にも設けたも
のである。この新しいソース側のリンN-領域１
７を設けることは、実施例１の装置の電気的特性
に新たな特徴をつけ加えるものではなく、製造上
の工程を簡略化する。即ち、実施例１に於いて
は、リンN-領域をドレイン側だけに設ける為に
N-領域形成用のリンイオン注の際にソース領域
部分をフオトレジストで覆う必要があつたが、ソ
ース、ドレイン両領域に接してリンN-領域を設
ける場合には、上述のイオン注入に対するフオト
レジストのマスキング工程を省くことができる。
ただし、この場合には、ソース、ドレイン間の距
離が実効的に短かくなり、ソース、ドレイン間に
いわゆるパンチスルー電流が流れ易くなる為に、
設計的にソース、ドレイン間の距離を実施例１よ
りも大きくする必要があつた。
第４図は本発明に基づく第３の実施例の断面模
型図である。本実施例は、実施例１の装置に加え
るに、ソース領域６の外周縁に接するように基体
と同導電型でかつ不純物濃度が基体よりも高い領
域１８を設けたものである。この領域を設けるに
は、実施例１に於いて、ソース領域をフオトレジ
ストで覆つてドレイン領域にN-領域形成用のリ
ンをイオン注入した後、マスク用フオトレジスト
を除去し、次にドレイン領域をフオトレジストで
覆いソース領域にＰ型導電型不純物であるところ
のボロンをエネルギ50keV、１×1012／cm2の注入
量でイオン注入する。その後は、実施例１と同様
にソース、ドレイン両領域に砒素をイオン注入し
て高温熱処理すると、リンN-領域８と、ボロン
P+領域が自動的に形成される。ここでも、ボロ
ンのシリコン中での拡散係数が砒素よりも大きい
ことが利用される。こうして製作された実施例３
の装置は、ソース領域６の周縁のみにボロンP+
領域１８が存在する為にドレイン接合のブレーク
ダウン電圧を低下させることなく、実効的に基体
の不純物濃度を高くしたのと同じ効果を得ること
ができて、ソース、ドレイン間のいわゆるパンチ
スルー電圧を上昇させ、消去時にドレインに印加
された高電圧によるパンチスルー電流を発生し難
くすることが可能となる。
型図である。本実施例は、実施例１の装置に加え
るに、ソース領域６の外周縁に接するように基体
と同導電型でかつ不純物濃度が基体よりも高い領
域１８を設けたものである。この領域を設けるに
は、実施例１に於いて、ソース領域をフオトレジ
ストで覆つてドレイン領域にN-領域形成用のリ
ンをイオン注入した後、マスク用フオトレジスト
を除去し、次にドレイン領域をフオトレジストで
覆いソース領域にＰ型導電型不純物であるところ
のボロンをエネルギ50keV、１×1012／cm2の注入
量でイオン注入する。その後は、実施例１と同様
にソース、ドレイン両領域に砒素をイオン注入し
て高温熱処理すると、リンN-領域８と、ボロン
P+領域が自動的に形成される。ここでも、ボロ
ンのシリコン中での拡散係数が砒素よりも大きい
ことが利用される。こうして製作された実施例３
の装置は、ソース領域６の周縁のみにボロンP+
領域１８が存在する為にドレイン接合のブレーク
ダウン電圧を低下させることなく、実効的に基体
の不純物濃度を高くしたのと同じ効果を得ること
ができて、ソース、ドレイン間のいわゆるパンチ
スルー電圧を上昇させ、消去時にドレインに印加
された高電圧によるパンチスルー電流を発生し難
くすることが可能となる。
以上に実施例を挙げて本発明を説明したが、各
実施例は単に例示の為のものであり、本発明はこ
れに限定されるものではない。例えば、実施例に
於いてはすべてＮチヤネル型装置について説明し
たが、本文中の導電型、電圧の極性を反対にすれ
ばＰチヤネル型装置に容易に適用できる。また、
装置各部の寸法、材料、相対的位置、あるいは製
法や工程の順序等の変更も本発明の主旨から逸脱
することなく適宜変更可能である。
実施例は単に例示の為のものであり、本発明はこ
れに限定されるものではない。例えば、実施例に
於いてはすべてＮチヤネル型装置について説明し
たが、本文中の導電型、電圧の極性を反対にすれ
ばＰチヤネル型装置に容易に適用できる。また、
装置各部の寸法、材料、相対的位置、あるいは製
法や工程の順序等の変更も本発明の主旨から逸脱
することなく適宜変更可能である。
以上に述べたように、本発明によれば、従来例
の有していた装置の小型化に対する欠点を取り除
き今後ますます進展する半導体装置の小型化、高
集積化に適した電気的に書き換え可能な不揮発性
メモリ装置が容易に実限できる。
の有していた装置の小型化に対する欠点を取り除
き今後ますます進展する半導体装置の小型化、高
集積化に適した電気的に書き換え可能な不揮発性
メモリ装置が容易に実限できる。
第１図は従来装置の断面模型図、第２図乃至第
４図は本発明による各実施例の断面模型図、であ
る。 なお、図において、１……Ｐ型シリコン単結晶
基体、２……ゲートシリコン酸化膜、３……多結
晶シリコン浮遊ゲート電極、４，１０……シリコ
ン酸化膜、５……多結晶シリコン制御ゲート電
極、６……N+ソース領域、７……N+ドレイン領
域、８，１７……N-領域、９……浮遊ゲートと
ドレインの重なり領域、１１，１２，１３……コ
ンタクト孔、１４，１５，１６……アルミニウム
配線、１８……P+領域、２１……Ｐ型基体、２
２……ゲート絶縁膜、２３……浮遊ゲート、２４
……薄い絶縁膜、２５……制御ゲート、２６……
N+ソース、２７……N+ドレイン、である。
４図は本発明による各実施例の断面模型図、であ
る。 なお、図において、１……Ｐ型シリコン単結晶
基体、２……ゲートシリコン酸化膜、３……多結
晶シリコン浮遊ゲート電極、４，１０……シリコ
ン酸化膜、５……多結晶シリコン制御ゲート電
極、６……N+ソース領域、７……N+ドレイン領
域、８，１７……N-領域、９……浮遊ゲートと
ドレインの重なり領域、１１，１２，１３……コ
ンタクト孔、１４，１５，１６……アルミニウム
配線、１８……P+領域、２１……Ｐ型基体、２
２……ゲート絶縁膜、２３……浮遊ゲート、２４
……薄い絶縁膜、２５……制御ゲート、２６……
N+ソース、２７……N+ドレイン、である。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基体上にゲート絶縁膜を介
して設けられた浮遊ゲート電極と、該浮遊ゲート
電極の一部分または全部を覆うように設けられた
制御ゲート電極と、前記浮遊ゲート電極に自己整
合的に説けられた基体と反対導電型のソース・ド
レイン領域とを有し、前記浮遊ゲート電極と前記
半導体基体内の前記ゲート絶縁膜におけるトンネ
ル現象により該浮遊ゲート電極に電子を注入し、
かつ、該ゲート絶縁膜におけるトンネル現象によ
り該浮遊ゲート電極から電子を放出する不揮発性
半導体メモリ装置において、前記ドレイン領域が
前記浮遊ゲート電極下にまで延在する低濃度不純
物領域と、前記低濃度不純物領域内に設けられた
高濃度不純物領域からなり、ソース・ドレイン領
域および該ソース・ドレイン領域のチヤネル領域
をふくむ前記半導体基体と前記浮遊ゲート電極間
の前記ゲート絶縁膜は全ての個所において一様な
膜厚を有し、前記浮遊ゲート電極に前記ソース・
ドレイン領域間のチヤネル領域全面から前記ゲー
ト絶縁膜におけるトンネル現象により電子を注入
し、前記浮遊ゲート電極にたくわえられた電子を
前記ゲート絶縁膜におけるトンネル現象により前
記ドレイン電極に放出することを特徴とする不揮
発性半導体メモリ装置。 ２ ソース・ドレインと同導電型でかつソース・
ドレインよりも不純物濃度の低い領域が更にソー
ス領域側にも設けられ、かつドレイン側及びソー
ス側の低不純物領域は互いに接しないように設置
されていることを特徴とする特許請求の範囲第１
項に記載の不揮発性半導体メモリ装置。 ３ 浮遊ゲート下のソース領域全周縁に接するよ
うに基体と同導電型でかつ基体よりも不純物濃度
の高い領域が設けられていることを特徴とする特
許請求の範囲第１項に記載の不揮発性半導体メモ
リ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56000588A JPS57114282A (en) | 1981-01-06 | 1981-01-06 | Non-volatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56000588A JPS57114282A (en) | 1981-01-06 | 1981-01-06 | Non-volatile semiconductor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57114282A JPS57114282A (en) | 1982-07-16 |
| JPH0132673B2 true JPH0132673B2 (ja) | 1989-07-10 |
Family
ID=11477879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56000588A Granted JPS57114282A (en) | 1981-01-06 | 1981-01-06 | Non-volatile semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57114282A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4698787A (en) * | 1984-11-21 | 1987-10-06 | Exel Microelectronics, Inc. | Single transistor electrically programmable memory device and method |
| JPS622570A (ja) * | 1985-04-30 | 1987-01-08 | テキサス インスツルメンツ インコ−ポレイテツド | フロ−テイング・ゲ−ト電界効果トランジスタ |
| JPS62118581A (ja) * | 1985-09-27 | 1987-05-29 | テキサス インスツルメンツ インコ−ポレイテツド | Ｅｅｐｒｏｍメモリセルおよびその製作方法 |
| JP2555027B2 (ja) * | 1986-05-26 | 1996-11-20 | 株式会社日立製作所 | 半導体記憶装置 |
| JP2602244B2 (ja) * | 1987-09-24 | 1997-04-23 | 株式会社日立製作所 | 半導体記憶装置 |
| CN1057171C (zh) * | 1994-03-03 | 2000-10-04 | 罗姆有限公司 | 低压晶体管闪速电可擦可编程只读存储器单元 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3984822A (en) * | 1974-12-30 | 1976-10-05 | Intel Corporation | Double polycrystalline silicon gate memory device |
-
1981
- 1981-01-06 JP JP56000588A patent/JPS57114282A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57114282A (en) | 1982-07-16 |
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