JPS63304330A - Ｎｍｉ自動生成回路 - Google Patents
Ｎｍｉ自動生成回路Info
- Publication number
- JPS63304330A JPS63304330A JP14001287A JP14001287A JPS63304330A JP S63304330 A JPS63304330 A JP S63304330A JP 14001287 A JP14001287 A JP 14001287A JP 14001287 A JP14001287 A JP 14001287A JP S63304330 A JPS63304330 A JP S63304330A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- nmi
- outputs
- ior
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は情報処理装置の中央処理装置（以下単にＣＰ
Ｕと言う）による周辺ＬＳＩに対するＩ１０アクセス回
路に関し、特にＮ ｏ ｎマスカブルインタラブド要求
信号（以下単にＮＭＩ要求信号と言う）を出力するＮＭ
Ｉ自動生成回路に関する０ 〔従来の技術〕 従来、この種のＩ１０アクセス回路はＣＰＵが同一の周
辺ＬＳＩに対し連続的にＩＮ、ＯＵＴ命令を実行したい
場合、必ずＩＮ、ＯＵＴ命令の間にＪＭＰ命令を挿入し
ていた０すなわち、近年ＣＰＵの実行スピードの高速化
を計るためパイプライン処理型のＣＰＵが一般化してい
る。この結果、プログラムにより同一の周辺ＬＳＩに対
して連続的にＩＮ、ＯＵＴ命令を実行する場合、ＣＰＵ
の処理が高速化しすぎて周辺ＬＳＩがＩＮ、ＯＵＴ処理
を終了する前にＣＰＵが次のＩＮ、ＯＵＴ処理を実行し
てしまう。このため、同一の周辺ＬＳＩに対し連続的に
ＩＮ、ＯＵＴ命令を実行する場合にはＩＮ、ＯＵＴ命令
の間にＪＭＰ命令を必ず挿入し、周辺ＬＳＩのＩＮ、Ｏ
ＵＴ処理時間をプログラム的に作成していた０ 〔発明が解決しようとする問題点〕 上述した従来のＩ１０アクセス回路は、同一の周辺ＬＳ
Ｉに対し連続的にＩＮ、ＯＵＴ命令を実行したい場合、
必ずＩＮ、ＯＵＴ命令の間にＪＭＰ命令を挿入する必要
があり、万−ＪＭＰ命令を入れなかつ念場合には周辺Ｌ
ＳＩが正常に動作しないという欠点がある。
Ｕと言う）による周辺ＬＳＩに対するＩ１０アクセス回
路に関し、特にＮ ｏ ｎマスカブルインタラブド要求
信号（以下単にＮＭＩ要求信号と言う）を出力するＮＭ
Ｉ自動生成回路に関する０ 〔従来の技術〕 従来、この種のＩ１０アクセス回路はＣＰＵが同一の周
辺ＬＳＩに対し連続的にＩＮ、ＯＵＴ命令を実行したい
場合、必ずＩＮ、ＯＵＴ命令の間にＪＭＰ命令を挿入し
ていた０すなわち、近年ＣＰＵの実行スピードの高速化
を計るためパイプライン処理型のＣＰＵが一般化してい
る。この結果、プログラムにより同一の周辺ＬＳＩに対
して連続的にＩＮ、ＯＵＴ命令を実行する場合、ＣＰＵ
の処理が高速化しすぎて周辺ＬＳＩがＩＮ、ＯＵＴ処理
を終了する前にＣＰＵが次のＩＮ、ＯＵＴ処理を実行し
てしまう。このため、同一の周辺ＬＳＩに対し連続的に
ＩＮ、ＯＵＴ命令を実行する場合にはＩＮ、ＯＵＴ命令
の間にＪＭＰ命令を必ず挿入し、周辺ＬＳＩのＩＮ、Ｏ
ＵＴ処理時間をプログラム的に作成していた０ 〔発明が解決しようとする問題点〕 上述した従来のＩ１０アクセス回路は、同一の周辺ＬＳ
Ｉに対し連続的にＩＮ、ＯＵＴ命令を実行したい場合、
必ずＩＮ、ＯＵＴ命令の間にＪＭＰ命令を挿入する必要
があり、万−ＪＭＰ命令を入れなかつ念場合には周辺Ｌ
ＳＩが正常に動作しないという欠点がある。
ｊ（Ｄ発明のＮＭＩ自動生成回路は、ＩＯＲ信号が入力
する信号保持回路およびインバータ、この信号保持回路
の出力とインバータの出力との論理和をとるオア回路と
を有している。
する信号保持回路およびインバータ、この信号保持回路
の出力とインバータの出力との論理和をとるオア回路と
を有している。
この発明は連続的にＩＮ、ＯＵＴ命令を実行する場合、
周辺ＬＳＩ処理時間をＪＭＰ命令にょシブログラム的に
作成する必要がなく、自動的に生成することができる。
周辺ＬＳＩ処理時間をＪＭＰ命令にょシブログラム的に
作成する必要がなく、自動的に生成することができる。
第１図はこの発明に係るＮＭＩ自動生成回路の一実施例
を示すブロック図である。同図において、１はＣＰＵ２
から出力されるＩＯＲ信号（第２図６）参照）が入力す
る入力端子、３はＣＰＵクロック信号（第２図（龜）参
照）が入力する入力端子、４はＣ端子に前記ＩＯＲ信号
が入力し、Ｃ端子に前記ＣＰＵクロック信号が入力し、
頁端子から第２図（ｃ）に示す出力信号が出力する７リ
ツプフロツプ、５は第２図軸）に示すＩＯＲ信号を反転
し第２図（ｄ）に示すＩＯＲ信号を出力するインバータ
としてのＮＯＴ回路、６は前記７リツプフロツプ４の出
力信号（第２図（ｃ）参照）とこのＮＯＴ回路５のＩＯ
Ｒ信号（第２図（ｄ）参照）との論理和をとり第２図（
＠）に示すＮＭＩ要求信号を出力するＯＲ回路、Ｔはと
のＮＭＩ要求信号を出力する出力端子である。
を示すブロック図である。同図において、１はＣＰＵ２
から出力されるＩＯＲ信号（第２図６）参照）が入力す
る入力端子、３はＣＰＵクロック信号（第２図（龜）参
照）が入力する入力端子、４はＣ端子に前記ＩＯＲ信号
が入力し、Ｃ端子に前記ＣＰＵクロック信号が入力し、
頁端子から第２図（ｃ）に示す出力信号が出力する７リ
ツプフロツプ、５は第２図軸）に示すＩＯＲ信号を反転
し第２図（ｄ）に示すＩＯＲ信号を出力するインバータ
としてのＮＯＴ回路、６は前記７リツプフロツプ４の出
力信号（第２図（ｃ）参照）とこのＮＯＴ回路５のＩＯ
Ｒ信号（第２図（ｄ）参照）との論理和をとり第２図（
＠）に示すＮＭＩ要求信号を出力するＯＲ回路、Ｔはと
のＮＭＩ要求信号を出力する出力端子である。
なお、前記７リツプフロツプ４．ＮＯＴ回路５およびＯ
Ｒ回路６によりＮＭＩ自動生成回路を構成する。
Ｒ回路６によりＮＭＩ自動生成回路を構成する。
次に、上記構成によるＮＭＩ自動生成回路の動作につい
て説明する。まず、ＣＰＵ２はＩＮ、ＯＵＴ命令を実行
する際に、ＩＮ、ＯＵＴの実行処理であることを周辺に
報告するために、ＣＰＵクロック信号に同期し第２図（
ｂ）に示す２クロック弱のＩＯＲ信号を出力する。この
ＩＯＲ信号はＮＭ工自動生成回路の入力端子１を介して
フリップフロップ４のＣ端子およびＮＯＴ回路５に入力
する。
て説明する。まず、ＣＰＵ２はＩＮ、ＯＵＴ命令を実行
する際に、ＩＮ、ＯＵＴの実行処理であることを周辺に
報告するために、ＣＰＵクロック信号に同期し第２図（
ｂ）に示す２クロック弱のＩＯＲ信号を出力する。この
ＩＯＲ信号はＮＭ工自動生成回路の入力端子１を介して
フリップフロップ４のＣ端子およびＮＯＴ回路５に入力
する。
この７リツプフロツプ４はＣ端子に入力するＩＯＲ信号
をＣＰＵクロック信号でサンプリングし、このＩＯＲ信
号よシｌクロック遅れで信号論理が逆の出力信号（第２
図（ｃ）参照）をそのＱ端子から出力する。一方、ＮＯ
Ｔ回路５は入力するＩＯＲ信号を反転し第２図（ｄ）に
示すＩＯＲ信号を出力する。
をＣＰＵクロック信号でサンプリングし、このＩＯＲ信
号よシｌクロック遅れで信号論理が逆の出力信号（第２
図（ｃ）参照）をそのＱ端子から出力する。一方、ＮＯ
Ｔ回路５は入力するＩＯＲ信号を反転し第２図（ｄ）に
示すＩＯＲ信号を出力する。
そして、ＯＲ回路６は第２図（、）に示す出力信号と第
２図（ｄ）に示すＩＯＲ侶号ε０論理和をとることによ
り、■ＯＲ信号と論理が逆でかつ１ＨＩレベル幅が１ク
ロツク広がったＮＭＩ要求信号（第２図（、）参照）を
出力する。そして、このＮＭＩ要求信号はＣＰＵ２のＮ
ＭＩ端子に入力される。このため、ＣＰＵ２がＩＮ、Ｏ
ＵＴ命令を実行する毎にＮＭＩ要掌がＣＰＵ２に発生し
、ＣＰＵ２はＮＭＩ割込み処理ルーチンを起動する。そ
の結果、プログラムが同一周辺ＬＳＩに連続的にＩＮ、
ＯＵＴ命令を実行することをハードウェア的に防止する
ことができる。
２図（ｄ）に示すＩＯＲ侶号ε０論理和をとることによ
り、■ＯＲ信号と論理が逆でかつ１ＨＩレベル幅が１ク
ロツク広がったＮＭＩ要求信号（第２図（、）参照）を
出力する。そして、このＮＭＩ要求信号はＣＰＵ２のＮ
ＭＩ端子に入力される。このため、ＣＰＵ２がＩＮ、Ｏ
ＵＴ命令を実行する毎にＮＭＩ要掌がＣＰＵ２に発生し
、ＣＰＵ２はＮＭＩ割込み処理ルーチンを起動する。そ
の結果、プログラムが同一周辺ＬＳＩに連続的にＩＮ、
ＯＵＴ命令を実行することをハードウェア的に防止する
ことができる。
なお、以上の実施例では周辺系ＬＳＩに対してＩＮ、Ｏ
ＵＴ命令をＣＰＵが実行する際に２クロック以上のＮＭ
Ｉ要求信号を７リツプ７０ツブを用いて説明したが、こ
れに限定されず、通常の信号保持手段を用いてもよいこ
とはもちろんである。
ＵＴ命令をＣＰＵが実行する際に２クロック以上のＮＭ
Ｉ要求信号を７リツプ７０ツブを用いて説明したが、こ
れに限定されず、通常の信号保持手段を用いてもよいこ
とはもちろんである。
この発明に係るＮＭＩ自動生成回路によ九ば、周辺ＬＳ
Ｉに対するＩＮ、ＯＵＴ命令を実行する際に自動的にＣ
ＰＵに対してＮＭＩ要求を生成するため、同一の周辺Ｌ
ＳＩに対して連続的にＩＮ、ＯＵＴ命令を実行する場合
、周辺ＬＳＩのＩＮ、ＯＵＴ処理時間をＪＭＰ命令によ
りプログラム的に作成する必要がなくなるなどの効果が
ある。
Ｉに対するＩＮ、ＯＵＴ命令を実行する際に自動的にＣ
ＰＵに対してＮＭＩ要求を生成するため、同一の周辺Ｌ
ＳＩに対して連続的にＩＮ、ＯＵＴ命令を実行する場合
、周辺ＬＳＩのＩＮ、ＯＵＴ処理時間をＪＭＰ命令によ
りプログラム的に作成する必要がなくなるなどの効果が
ある。
第１図はこの発明に係るＮＭＩ自動生成回路の一実施例
を示すブロック図、第２図（＆）〜第２図（・）は第１
図の各部の波形を示す図である。 １番・・・入力端子、２・ｅ＠・ＣＰＵ、３・・拳Φ入
力端子、４・・・命クリップ７０ツブ、５・・・・ＮＯ
Ｔ回路、６・・・・ＯＲ回路、７・φ・−出力端子。 特許出願入日本電気株式会社
を示すブロック図、第２図（＆）〜第２図（・）は第１
図の各部の波形を示す図である。 １番・・・入力端子、２・ｅ＠・ＣＰＵ、３・・拳Φ入
力端子、４・・・命クリップ７０ツブ、５・・・・ＮＯ
Ｔ回路、６・・・・ＯＲ回路、７・φ・−出力端子。 特許出願入日本電気株式会社
Claims (1)
- 中央処理装置がＩＮ、ＯＵＴ命令を実行する際に出力す
るＩＯＲ信号が入力する信号保持回路およびインバータ
と、この信号保持回路の出力とインバータの出力との論
理和をとりＮＭＩ要求信号を出力するオア回路とを備え
たことを特徴とするＮＭＩ自動生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14001287A JPS63304330A (ja) | 1987-06-05 | 1987-06-05 | Ｎｍｉ自動生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14001287A JPS63304330A (ja) | 1987-06-05 | 1987-06-05 | Ｎｍｉ自動生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63304330A true JPS63304330A (ja) | 1988-12-12 |
Family
ID=15258879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14001287A Pending JPS63304330A (ja) | 1987-06-05 | 1987-06-05 | Ｎｍｉ自動生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63304330A (ja) |
-
1987
- 1987-06-05 JP JP14001287A patent/JPS63304330A/ja active Pending
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