JPH0452972B2 - - Google Patents
Info
- Publication number
- JPH0452972B2 JPH0452972B2 JP60052656A JP5265685A JPH0452972B2 JP H0452972 B2 JPH0452972 B2 JP H0452972B2 JP 60052656 A JP60052656 A JP 60052656A JP 5265685 A JP5265685 A JP 5265685A JP H0452972 B2 JPH0452972 B2 JP H0452972B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- interrupt
- cycle
- background register
- execution cycle
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピユータに関し、特に新
規なその割込制御回路を提案するものである。
規なその割込制御回路を提案するものである。
同一コードにて指定されるレジスタの２つを切
換信号を与えることにより選択的に使用する技術
がある。両レジスタは同一コードで指定され、切
換信号によつて使い別けられるので恰も紙の表裏
のように看做せる処から一方をフオアグラウンド
レジスタ、他方をバツクグラウンドレジスタと称
している。
換信号を与えることにより選択的に使用する技術
がある。両レジスタは同一コードで指定され、切
換信号によつて使い別けられるので恰も紙の表裏
のように看做せる処から一方をフオアグラウンド
レジスタ、他方をバツクグラウンドレジスタと称
している。
これら両レジスタを、常時はフオアグラウンド
レジスタが用いられ、特別な命令を与えたときに
前記切換信号を発生させてバツクグラウンドレジ
スタを指定するようになすことが考えられる。こ
の命令、BANK命令が実行されている間にマイ
クロコンピユータの内部又は外部を原因とする割
込が発生すると次に割込処理が行われることにな
る。そうするとBANK命令によつてバツクグラ
ウンドレジスタが指定されたままの状態となり爾
後の処理に不都合を生じることがある。
レジスタが用いられ、特別な命令を与えたときに
前記切換信号を発生させてバツクグラウンドレジ
スタを指定するようになすことが考えられる。こ
の命令、BANK命令が実行されている間にマイ
クロコンピユータの内部又は外部を原因とする割
込が発生すると次に割込処理が行われることにな
る。そうするとBANK命令によつてバツクグラ
ウンドレジスタが指定されたままの状態となり爾
後の処理に不都合を生じることがある。
本発明はこのような不都合を解消するためにな
されたものであつて割込処理を、BANK命令に
続く命令であつて、バツクグラウンドレジスタに
対する書込，読出等を指令する命令の実行終了を
待つて行わせることとしたものである。
されたものであつて割込処理を、BANK命令に
続く命令であつて、バツクグラウンドレジスタに
対する書込，読出等を指令する命令の実行終了を
待つて行わせることとしたものである。
本発明に係るマイクロコンピユータはバツクグ
ラウンドレジスタを指定する第１命令の実行中
に、その内部又は外部からの割込が発生した場合
に、前記第１命令に続く第２命令の実行終了迄割
込を保留させる構成としたことを特徴とする。
ラウンドレジスタを指定する第１命令の実行中
に、その内部又は外部からの割込が発生した場合
に、前記第１命令に続く第２命令の実行終了迄割
込を保留させる構成としたことを特徴とする。
以下本発明をその実施例を示す図面に基いて詳
述する。第１図は本発明のマイクロコンピユータ
の要部たる割込実行制御信号作成回路のロジツク
図である。
述する。第１図は本発明のマイクロコンピユータ
の要部たる割込実行制御信号作成回路のロジツク
図である。
BANK命令を実行することによつて発生する
BANK信号BANKを入力とするインバータ１の
出力と、割込要求信号IRQと、この回路で作成す
べき割込実行制御信号IECを入力とするインバー
タ２の出力とを３入力とする３入力ANDゲート
３の出力を第１クロツクCL１にて駆動されるク
ロツクドインバータ４に与え、その出力を第２ク
ロツクCL２にて駆動されるクロツクドインバー
タ５に与え、このクロツクドインバータ５の出力
を信号IECとして図示しないプロセツサ部へ与え
るべくなしてある。
BANK信号BANKを入力とするインバータ１の
出力と、割込要求信号IRQと、この回路で作成す
べき割込実行制御信号IECを入力とするインバー
タ２の出力とを３入力とする３入力ANDゲート
３の出力を第１クロツクCL１にて駆動されるク
ロツクドインバータ４に与え、その出力を第２ク
ロツクCL２にて駆動されるクロツクドインバー
タ５に与え、このクロツクドインバータ５の出力
を信号IECとして図示しないプロセツサ部へ与え
るべくなしてある。
第２図はこの回路の動作説明のためのタイムチ
ヤートである。
ヤートである。
クロツクCL２はその立上りにて命令実行サイ
クルの始点を、クロツクCL１はその立下りにて
同終点を規定する。いまBANK命令がサイクル
Ｔ１にて実行されたものとすると第２図ハ，ニに
示すようにがハイレベルとなり、インバ
ータ１出力、つまりがローレベルとなる。
このため当該サイクルＴ１において割込要求があ
つて信号IRQがハイレベルとなつていても第２図
チに示すように出力の信号IECはローレベルのま
まである。サイクルＴ２に入りがハイレ
ベルになるとANDゲート３の３入力がハイレベ
ルとなつて第２図トに示すようにこのゲート３の
出力はハイレベルとなる。従つてサイクルＴ２の
クロツクCL１及びサイクルＴ３のクロツクCL２
にてこれがインバータ５の出力側に現れるので、
その結果信号IECはサイクルＴ３にてハイレベル
となる。
クルの始点を、クロツクCL１はその立下りにて
同終点を規定する。いまBANK命令がサイクル
Ｔ１にて実行されたものとすると第２図ハ，ニに
示すようにがハイレベルとなり、インバ
ータ１出力、つまりがローレベルとなる。
このため当該サイクルＴ１において割込要求があ
つて信号IRQがハイレベルとなつていても第２図
チに示すように出力の信号IECはローレベルのま
まである。サイクルＴ２に入りがハイレ
ベルになるとANDゲート３の３入力がハイレベ
ルとなつて第２図トに示すようにこのゲート３の
出力はハイレベルとなる。従つてサイクルＴ２の
クロツクCL１及びサイクルＴ３のクロツクCL２
にてこれがインバータ５の出力側に現れるので、
その結果信号IECはサイクルＴ３にてハイレベル
となる。
これによりBANK命令の次の、バツクグラウ
ンドレジスタに対する書込，読出等を意味する命
令はサイクルＴ２にて実行され、それが終了した
サイクルＴ３にて割込が実行されることになる。
ンドレジスタに対する書込，読出等を意味する命
令はサイクルＴ２にて実行され、それが終了した
サイクルＴ３にて割込が実行されることになる。
以上のように本発明によれば本来連続的に実行
されるべき命令、つまりバツクグラウンドレジス
タを指定するBANK命令と、指定したバツクグ
ラウンドレジスタに関する処理の命令（書込命
令，読出命令等）が割込処理に先立つて実行され
るので前述の如き不都合がなくなり、円滑な処理
が可能となる。
されるべき命令、つまりバツクグラウンドレジス
タを指定するBANK命令と、指定したバツクグ
ラウンドレジスタに関する処理の命令（書込命
令，読出命令等）が割込処理に先立つて実行され
るので前述の如き不都合がなくなり、円滑な処理
が可能となる。
第１図は本発明のマイクロコンピユータの要部
たる割込実行制御信号作成回路のロジツク図、第
２図はその動作説明のためのタイムチヤートであ
る。 １，２……インバータ、３……ANDゲート、
４，５……クロツクドインバータ。
たる割込実行制御信号作成回路のロジツク図、第
２図はその動作説明のためのタイムチヤートであ
る。 １，２……インバータ、３……ANDゲート、
４，５……クロツクドインバータ。
Claims (1)
- １ バツクグラウンドレジスタの指定を行えるよ
うにしたマイクロコンピユータにおいて、前記バ
ツクグラウンドレジスタを指定する第１命令の実
行サイクル中に発生する信号に基づき、その内部
又は外部から発生した割り込み要求信号の通過を
禁止するゲート回路と、該ゲート手段の出力を命
令実行サイクルの期間内に取り込み次の命令実行
サイクルで出力する遅延回路とを備え、前記第１
命令の実行サイクル中に発生した割り込みが、前
記第１命令に続く前記バツクグラウンドレジスタ
を使用する第２命令の実行終了迄保留されること
を特徴とするマイクロコンピユータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5265685A JPS61211745A (ja) | 1985-03-15 | 1985-03-15 | マイクロコンピュ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5265685A JPS61211745A (ja) | 1985-03-15 | 1985-03-15 | マイクロコンピュ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61211745A JPS61211745A (ja) | 1986-09-19 |
| JPH0452972B2 true JPH0452972B2 (ja) | 1992-08-25 |
Family
ID=12920899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5265685A Granted JPS61211745A (ja) | 1985-03-15 | 1985-03-15 | マイクロコンピュ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61211745A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4847765A (en) * | 1986-12-22 | 1989-07-11 | General Electric Company | Hybrid interrupt handling for computer-controlled imaging system |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5720864A (en) * | 1980-07-11 | 1982-02-03 | Hitachi Ltd | Vector processor |
-
1985
- 1985-03-15 JP JP5265685A patent/JPS61211745A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61211745A (ja) | 1986-09-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |