JPS63306591A - １トランジスタ型ｍｏｓダイナミックｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は１トランジスタ型ＭＯ８ダイナミックＲＡＭに
関する。

〔従来の技術〕

第３図は従来の１トランジスタ型ＭＯ８ダイナミックＲ
ＡＭの構成図である。セル容量ＣＯＯ，Ｃ１・−・・・
・とＮチャネルＭＯＳトランジスタＱｏｏｓ　Ｑｌｏ・
＝・・・が一対でメモリセルを形成し、マトリクス状に
並んで−る。データの書き込み時にはワード線のひとつ
、例えばＷ・が選択され”Ｈｉｇｈ−になシ、トランジ
スタＱ・・、Ｑ＠重・・・・・・が−ｏｎ−する。次に
デジット線が一組、例えばＤ・、Ｄｏが選択されてＹス
イッチ信号ｙｓｗ、が°Ｈｉｇｈ嘗になシ、Ｑ　Ｙｏ。

。 ＱＹ＠簾が＠　６　ｎｌ　Ｌ、て、セル容ｔＣＯ・にデ
ータとしての電荷が書き込まれる。

セル容量の対極はすべてのセルに対して共通でセル対極
と呼ばれる。リセット時にはプリチャージ信号ＰＳＷに
よってトランジスタＱＰｏ・、ＱＰｏｔ・・・・・・が
−０１１’Ｌ、デジット線が電位ＶＰＫプリチャージさ
れる。し九がってデジット線はすべて同電位になってい
る。データの読み出し時にはワード線Ｗｏが書き込み時
と同様忙選択される。するとセル容ｉｔＣ・・に書き込
まれていた電荷によってデジット＠　Ｄ、、　Ｄ・の間
に電位差が生じるので、それをセンスアンプ８ＡＫよっ
て増幅した後にＹスイッチＹＳＷ・を開けてデータを取
）出す。

ｌトランジスタ型ＭＯＳダイナミックＲＡＭ；６ｓ完全
な良品として使用されるためＫは、以上のような読み書
きの機能が正確に働くかを製造後テストしなければなら
ない。この機能試験は単純に読み書きするだけでは、不
十分である。なぜなら半導体ＩＣは製造時に設計回路上
にはない付加容量や付加抵抗などが必ずできるためであ
る。例えばワード線とデジット線の間には、付加容量が
付いている。また一般にこの付加容量はＤｉとＤｉでは
違う。この影響を調べるためＫは全部のセルｔｃ　’Ｌ
ａｗ”を書き込んだ後、−組のデジット線沿いだけにｌ
Ｈｉｇｈ−を１き込み、そして読み出す。読み出しの時
にセンスアンプが動くが、このとき”　Ｌｏｗ　”にな
るデジット線の方が付加容量が多いと増幅時忙デジット
線を流れる電流によってワード線の電位る可能性が出る
。

１トランジスタ型ダイナミックＲＡＭには以上に述べた
以外にも書き間違いやすい、または読み間違いやすいパ
ターンが数多くあシ、そのようなパターンは書き込み・
読み出しの順序をも含めた複雑なものが多い、出荷前の
製品にはすべての間違いやすいパターンについて機能試
験が行なわれてきた。

しかしながら上記の機能試験はｌトランジスタ型ＭＯＳ
ダイナミックＲＡＭの高集積化に伴ない非常に時間がか
かるようになってきた。１トランジスタ型ダイナミック
ＲＡＭの主流は２５６にビットから１Ｍビットになり、
これによって１チツプあたりのビット数は４倍になった
が、高集積化に伴なって調べる必要のめるパターンが増
加したりパターンの中には試験時間がビット数の２乗に
比例するようなものが６１機能試験に必要な時間は４倍
以上となっている。

従来、上記の機能試験の時間の短縮のために１書き込み
・読み出しを４ビツトまとめて行なうテストモードを使
用してきた。このテストモードはテスト用の入力信号ピ
ンに電源電圧Ｖｃｃ以上の電圧をかけるととくよって使
用できる。

第４図はこのテスト用回路のブロック図である。

テスト用入力信号ＴＥＮＴが電源電圧Ｖｃｃ未溝のとき
はセル１．１’、　１”、　１”から読み出されたデー
タは回路６で選択されて１つだけ出力される。入力信号
ＴＥ８Ｔが電源電圧Ｖｃｃ以上のときは、テストモード
となり４つのデータの論理積をとって外部データ出力信
号ＤＯＵＴに出力する。書き込み時には外部データ人力
ＤＩＮから入力されたデータを４つのセルに同じものを
書き込む。このテストモードでは使用不可能なパターン
も一部にあるので、減少できる試験時間はＩＶｃも満た
ない。

〔発明が解決しようとする問題点〕

！トランジスタ型ＭＯＳダイナミックＲＡＭが大容量に
なるに従つて書き込み・読み出しパターンによってｖＡ
ｂやすい状態を作る機能試験忙必要な時間は増加し、こ
のことが製作コストを上昇させている。これに対して書
き込み・読み出しを４ビツトまとめて行なう上記のテス
トモードは有効な対策にはなっていない。

本発明が解決しようとする問題点、換言すれば本発明の
目的はテストモードを変更する手段を設けるようＫして
短時間で機能試験を実施できる１トランジスタ型ＭＯ８
ダイナミックＲＡＭを提供することにある。すなわち上
述した従来の１トランジスタ型ＭＯＳダイナミックＲＡ
Ｍは機能試験を誉き込み、・読み出しのみで行なうのに
対し、本発明の１トランジスタ型ＭＯ８ダイナミックＲ
ＡＭはセル対極電位を外部から操作して書き込み・読み
出しを行なうテストモードを設け、それを使って機能試
験を行なう。

〔問題点を解決するための手段〕

本発明の１トランジスタ型ＭＯＳダイナオ、りＲＡＭは
、複数個のメモリ素子を含むメモリセルと、前記メモリ
セルにセル対極電位を付与する第一の回路と、外部信号
に従って前記セル対極電位を変化させる第二の回路とを
有し、前記セル対極電位を変更しながら機能テストを実
行できるよう和して構成される。

〔実施例〕

つぎに本発明圧ついて図面を参照しながら説明する。

第１図は本発明の一実施例を示すブロック図である。同
図においてメモリセル１はセル対極ＶＣと接続している
。またメモリセル１はデータアウト・デーメインバッフ
ァ５に接続していてここを通して外部データ人力ＤＩＮ
、外部データ出力ＤＯＵＴと接続している。

回路２はセル対極電位を作る回路である。入力信号ＴＥ
ＳＴがＶｃｃ未満のときは一定の電位を保つ。

入力信号ＴＥＮＴが電源電圧Ｖｃｃ以上のときは回路３
によって作られる信号ＴＯ，ＴＩの組合せくよってセル
対極電位を４段階に変えることができる。

回路３は回路４で作られたデータラッチ信号ＴＢＬＫよ
って外部アドレス人力Ａ、、Ａ、の信号をラッチしてそ
れぞれＴＯ，ＴＩとする回路である。

回路４はでＴ’ｉ　ｂｅｆｏｒｅ　１１１ｒｅｆｒｅｓ
ｈ　−ｖ−−）”の時にアクティブになる内部信号ＣＢ
Ｈの立ち上がシ時に書き込み制御信号Ｗ１をラッチし、
内部信装置として出力する。

第２図はテストモードに入るための外部入力タイ５　ン
グである。ＣＡ８　ｂｅｆｏｒｅ　　Ｒτ７Ｊ　　１ｅ
ｆｒｅｓｈモードは内部アドレスカウンタＣてよってワ
ード線を選択しｒｅｆｒｓｈするモードでアドレス入力
信号ＡＯ。

Ａ１・・・・・・と書き込み制御信号Ｗｌは無視される
。

本実施例におけるテストモードはこのＣＡＢ　ｂｅｆｏ
ｒｅ’ＫＴＦ３　　ｒｅｆｒｅｓｈモードの特徴を利用
し、入力信号ＴＨ８ＴがＶｃｃ以上のときＴ！７；”Ｊ
　ｂｅｆｏｒｅ　”ＩＸｉ！ｉ　ｇｆｒａｓｈを行なう
とテストモードに入る。このときＷｌをＩＨｉｇｈｌに
しておくとアドレス人力ＡＯ，ＡＩの情報がラッチされ
セル対極電位が変化しテストモードに入る。これをリセ
ットするＫは、入力信号ＴＥ８ＴをＶｃｃ未満にするか
、アドレス入力ＡＯ。

Ａ１を共に一しＰくしてテストモードに入るかである。

このようＫしてテストモードに入ると後は自由に読み書
きが可能である。例えばセル対極電位を元より下げると
セルの電位も下がる。そしてテストモードに入る前にセ
ルに”Ｈｉｇｈ’が書き込まれていた場合シζは、これ
を読むときく間違いやすくなる。付加容量の大きさが違
かうためにあるパターンで起っていた　読み間違いもセ
ル対極電位を変えればより起りやすくなシ、機能試験は
−通りの読み書きによって済ませることができる。

〔発明の効果〕 以上説明したように本発明は機能試験時に複雑な書き込
み・読み出しパターンを用いる代シにセル対極電位を変
化させることにより、誤りやすい状態を作り出す。その
ようにして試験の必要なパターンを減らすことによシ大
幅にテスト時間を減少させることかでき、製作コストを
下けることができる。高集積化が進んでいる現在の状況
において特に有利である。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は本発
明のセル対極を変化させるモードの入力タイミングを示
す波形図、第３図は従来のメモリの構成図、第４図は従
来のテストモードを動かすためのブロック図である。 １・・・・・・メモリセル、２・・・・・・セル対極電
位作成回路、３−−−−−−セル対極電位変化データラ
ッチ回路、４・・・・・・ラッチ信号生成回路、５・・
・・・・データアウトデータインバッファ回路。 ・−；〕ン、・ 代理人　弁理士　　内　原　　　晋・　］・牛３　図 ＶＣ−一→

Claims (1)

【特許請求の範囲】
1. 複数個のメモリ素子を含むメモリセルと、前記メモリセ
   ルにセル対極電位を付与する第一の回路と、外部信号に
   従って前記セル対極電位を変化させる第二の回路とを有
   し、前記セル対極電位を変更しながら機能テストを実行
   できることを特徴とする１トランジスタ型ＭＯＳダィナ
   ミックＲＡＭ。