JPH03104100A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 半導体メモリ装置、特に、ＤＲＡＭおよびＳＲＡＭのセ
ル不良のスクリーニングおよびテストを行う技術に関し
、 組み立て後の出荷直前のテストにおいてもスクリーニン
グを効果的に行うことを目的とし、外部端子と、メモリ
セルアレイと、複数の入力クロ゛ツクに応答し、該複数
の入力クロックが通常の読み出し／書き込みモード時の
タイミングと異なる特定の入力タイミング条件を満たし
ているか否かを検出する検出回路と、前記外部端子およ
びメモリセルアレイの間に接続され、前記検出回路の出
力に応答するゲート回路とを具備し、テストモード時に
おいて前記検出回路の出力が所定の論理レベルになった
時だけ、前記外部端子に印加された任意の電圧が前記ゲ
ート回路を介して前記メモリセルアレイに供給されるよ
うに構或する。

〔産業上の利用分野〕

本発明は、半導体メモリ装置に関し、より詳細には、ダ
イナミック・ランダム・アクセス・メモリ　（ＤＲＡＭ
）およびスタティックＲＡＭ　（ＳＲＡＭ）のセル不良
のスクリーニングおよびテストを行う技術に関する。

近年のＩＭビット以上の高集積メモリにおいては、低コ
ストで信頼性の高いメモリデバイスを製造する上で、欠
陥セルを効率的に除去（リジェクト〉することが重要な
課題となっている。

〔従来の技術〕

ウエハ・ブロービング・テスト（１次試験〉を行う時に
メモリセルアレイへの供給電圧を変える技術は、例えば
特公昭６４−４２８０号公報に開示されている。

第１１図はこの公報の第４図を簡略化して図示したもの
で、同図に示されるように、メモリセルアレイ　（セル
・キャパシタの対向電極すなわちセル・プレート）用の
電源パッド３５と、周辺回路（ワード・ライン制御回路
〉用の電源パッド３６はそれぞれ別個に設けられている
。テスト時には各パッドにそれぞれ異なる電圧が供給さ
れるが、パッケージに組み込む時（組み立て時）には各
パッドは接続手段３７（点線で表示）を介して接続され
る。

また、セル・プレートが直流電流を消費しないことに着
目した、例えば第１２図に示される他の形態によれば、
直列接続されたインピーダンス素子ＺＬ　Ｚ２により電
源電圧Ｖｃｃを分圧し、該インピーダンス素子の接続点
をセル・プレートとその制御用パッドＶｃｐに接続して
いる。これによって、プロービング・テスト時にセルア
レイに供給する電源電圧を任意の電圧に設定することが
でき、ひいては欠陥セルのスクリーニングを効果的に行
うことができる。

第９図に典型的なＤＲＡＭの構或が示される。

同図において、４０は１トランジスタ（Ｑ）　　・１キ
ャパシタ（Ｃ）型のメモリセルＭＣが複数のワード線Ｗ
Ｌおよびビット線ＢＬの交差部に配設されてなるメモリ
セルアレイ、４１はアクティブ・ローの外部制御信号Ｃ
ＡＳＸ，　ＲＡＳＸ等に応答して内部クロックを発生す
る回路、４２はロウアドレス信号ＲＡｄｄに応答するア
ドレスバッファ、４３はクロック発生回路４１からのク
ロックとロウアドレス信号に基づきワード線ＶＩＬを選
択するロウデコーダ、４４はコラムアドレス信号ＣＡｄ
ｄに応答するアドレスバッファ、４５ハクロック発生回
路４１からのクロックとコラムアドレス信号に基づきビ
ット線ＢＬを選択するコラムデコーダ、そして、４６は
クロック発生回路４１からのクロックに応答してコラム
デコーダと外部との間で入出力データ（ＤＩ，Ｉ／Ｄｏ
ｕｒ）の授受を行う入出力バッファを示す。

ＤＲＡＭのセルとしてのキャパシタＣは、α線に起因す
るソフトエラーの信号の誤検出を防ぐためには最低限の
容量を必要とする。一方、近年の大容量化および高集積
化に伴い、ＩＭビット以上のＤＲＡＭでは上記の容量を
確保するために絶縁膜の厚さは益々薄くなってきている
。このため、この絶縁膜に起因した欠陥は多い。さらに
潜在的な絶縁不良も多いため、このような不良デバイス
を顕在化させて出荷しないようにすることが、デバイス
の信頼度およびスクリーニング技術の観点から重要であ
る。

またＤＲＡＭでは、セルとしてのトランジスタＱのソー
ス／ドレインのリーク性不良、キャパシタＣの容量不足
、センスアンプの動作マージン不足等の製造時の欠陥を
リジェクトするために、いわゆるＶｃｐバンプ・テスト
が行われている。このテストでは、セル・プレートの電
位Ｖｃｐを゛ｔｉｌｌ″レベルカラ“し”レベルに、あ
るいは゛Ｌ″′レベルから１１Ｈ”レベルに上下に変化
させ、それによってキャパシタの絶縁膜に電圧ストレス
をかけるようにしている。これによって、欠陥セルを特
定することができ、ひいては不良デバイスをリジエクト
することが可能となる。

このような欠陥セルのりジェクトは、ＤＲＡＭに限った
ものではなく、ＳＲＡＭにも適用されている。

第１０図は典型的なＳＲＡＭにおけるメモリセルの構或
を示すもので、図示のメモリセルは、セル電源ラインＶ
ｃｄに接続され、１対の負荷抵抗Ｒｌ，Ｒ２およびｌ対
のドライバ用ｎチャネルトランジスタＱｌ，　Ｑ２から
なるフリップフロップと、該フリップフロップの各ノー
ドＮ２，　Ｎ３および１対のビット線ＢＬ，　ＢＬＸの
間にそれぞれ接続され、ワード線ＷＬの電位に応答する
ｌ対のトランスファゲート用ｎチャネルトランジスタＱ
３，　Ｑ４とから構威されている。

この場合、例えば負荷素子Ｒ１とノードＮ２のＰＮ接合
リーク、トランジスタＱ２のリーク性不良等をリジエク
トするために、セル電源電圧Ｖｃｄを下げて（Ｖｃｄバ
ンプ・ダウン）不良を顕在化せしめることが行われる。

〔発明が解決しようとする課題〕

上述した従来技術ではＤＲＡＭおよびＳＲＡＭのいずれ
の場合にも、組み立て前のウエハ・ブロービング・テス
ト時においてのみ、欠陥セルのりジェクトが可能となっ
ている。言い換えれば、製品（デバイス）として組み立
てた後では、セルアレイへの供給電圧を変えることはで
きない。

これに対処するためには、組み立て後においてもセルア
レイの電位をパッケージの特定のピンより制御可能にす
ることが有効である。

しかしながら、パッケージのピン数の制限でこのような
特定ピンを使用できない場合も考えられる。また、ノン
・コネクション（ＮＣ）ビンを利用してセルアレイの端
子をパッケージ外に導いた場合、ノイズによって通常の
読み出し／書き込み動作に悪影響を与える弊害も予想さ
れる。それ故、このような不具合を招くことなく組み立
て後においてもセルアレイの電位を制御できれば好適で
ある。

本発明は、かかる従来技術における課題に鑑み創作され
たもので、組み立て後の出荷直前のテストにおいてもス
クリーニングを効果的に行うことができる半導体メモリ
装置を提供することを目的としている。

〔課題を解決するための手段〕

上記問題点を解決するため、本発明の半導体メモリ装置
は、第１図の原理ブロック図に示されるように、外部端
子１と、メモリセルアレイ２と、複数の人カクロックＣ
ｎに応答し、該複数の入力クロックが通常の読み出し／
書き込みモード時のタイミングと異なる特定の入力タイ
ミング条件、例えばテストモードを満たしているか否か
を検出する検出回路３と、前記外部端子およびメモリセ
ルアレイの間に接続され、前記検出回路の出力Ｄに応答
するゲート回路４とを具備し、テストモード時において
前記検出回路の出力が所定の論理レベルになった時だけ
、前記外部端子に印加された任意の電圧Ｖｋが前記ゲー
ト回路を介して前記メモリセルアレイに供給されること
を特徴とする。

〔作　用〕

検出回路３に、通常の読み出し／書き込みモード時のタ
イミングと異なる特定の入力タイミング条件で複数の入
力クロックＣｎが入力されると、テストモードが起動さ
れて該検出回路はその出力Ｄを所定の論理レベルにする
。この時、外部端子１からゲート回路４を介してメモリ
セルアレイ２に電圧が供給され、該電圧を任意の電圧Ｖ
ｋに制御することができる。

これによって、組み立て後においてもセルアレイへの供
給電圧をパッケージの特定の外部端子より制御すること
が可能となり、組み立て後の出荷直前のテストにおいて
不良デバイスを効果的にリジェクトすることができる。

なお、本発明の他の構或上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。

〔実施例〕

第２図には本発明の一実施例における主要部の回路構或
が示される。なお、以下の記述において特に規定しない
限り、トランジスタとはｎチャネルトランジスタを指す
ものとする。

同図において、１０は１トランジスタ（Ｑ）　　・１キ
ャパシタ（Ｃ）型のメモリセルＭＣが複数のワード線Ｍ
Ｌおよびビット線ＢＬの交差部に配設されてなるメモリ
セルアレイ、１１はそれぞれアクティブ・ローのロウア
ドレス・ストローブ信号ＲＡＳＸ，コラムアドレス・ス
トローブ信号ＣＡＳＸおよびライト・イネーブル信号ｉ
１ＢＸに応答して検出信号ＭＢＴを出力するＷＣＢＲ検
出回路、ＡＰはマルチビット・テスト時にオープン状態
となったアドレス端子（ビン）、１２は上記検出信号Ｍ
ＢＴに応答するインバータ、１３はアドレス端子ＡＰと
キャパシタＣのセル・プレート（電位ＶＣｐ）の間に設
けられ上記検出信号ＭＢＴに応答するｎチャネルトラン
ジスタ、ｌ４は同じくアドレス端子ＡＰとキャパシタの
セル・プレートの間に設けられインバータ１２の出力に
応答するｐチャネルトランジスタ、そして、ｌ５はアド
レス端子ＡＰに入力されたアドレス信号に応答するアド
レスバッファを示す。

ＷＣＢＲ検出回路１１は、外部からのクロック信号ＲＡ
ＳＸ，　ＣＡＳＸ．　ｗＥＸ　カ所定ノタイミンク関係
（第３図参照〉をもって入力されているか否かを検出し
、その後のメモリ動作を制御するための回路である。

具体的には、テストモード時においてＷＣＢＲ検出回路
１１は、ロウアドレス・ストローブ信号ＲＡＳＸが“Ｈ
”レベルから“Ｌ”レベルに遷移する前にコラムアドレ
ス・ストロープ信号ＣＡＳＸおよびライト・イネーブル
信号ＷＥＸが″′Ｈ”レベルから“Ｌ”レベルに遷移し
ていることを検出する。

本実施例では、この特定の入力タイミング関係に基づ＜
ＷＣＢＲ　（Ｗｒｉｔｅ−ｅｎａｂｌｅ　ａｎｄ　Ｃｏ
ｌｕｍｎａｄｄｒｅｓｓ　ｓｔｒｏｂｅ　Ｂｅｆｏｒｅ
　Ｒｏｗ　ａｄｄｒｅｓｓ　ｓｔｒｏｂｅ）サイクルに
おいてアドレス人力ビンに特定のアドレス信号の組合せ
（コード）が入力された時に、上記検出信号ＭＢＴが“
Ｈ”レベルで出力される。つまり、第３図に示されるよ
うに通常の読み出し／書き込み（Ｒ／Ｗ）モード時のタ
イミングとは明らかに異なる入力タイミング条件（ＷＣ
ＢＲ）で、テストモードが起動されてＷＣＢＲ検出回！
ｉ！８１１の出力ＭＢＴが“『レベルになった時だけ、
トランジスタ１３．　１４がオンするので、この時、外
部アドレス端子ＡＰからセル・プレート電位Ｖｃｐを任
意に制御することが可能となる。

第３図は、ＤＲＡＭにおいて同時に多数のセルへの読み
出し／書き込みを行うマルチビット・テストを起動する
ものとしてＪＥＤＥＣで提案されている動作タイミング
を示す。すなわち、ＷＣＢＲサイクルに特定のアドレス
（コード）が入力された時だけ、本テストモードを起動
するようにしている。このテストモード終了後、通常の
Ｒ／Ｗモードに移行している。このＲ／Ｗモードでは、
ロウアドレス・ストローフ信号ＲＡＳＸヲ“Ｌ”レベル
にした後でコラムアドレス・ストローブ信号ｃＡｓＸを
“Ｌ″レベルにしている。

第４図にＷＣＢＲ検出回路１１の一構或例が示される。

図示のＷＣＢＲ検出回路は、大別して、ロウアドレス・
ストローブ信号ＲＡＳＸに応答する４個の縦続接続され
たインバータｍ−ＩＶ４と、コラムアドレス・ストロー
ブ信号ＣＡＳＸに応答する第１のラッチ回路ＬＡＴＩと
、ライト・イネーブル信号ＷＢＸに応答する第２のラッ
チ回路ＬＡＴ２と、該ラッチ回路の各出力ＣＢＲＸ，　
ＷＢＲＸに応答して検出信号ＭＢＴを生戒するノアゲー
｝ＮＡとを備えている。なお、インパータＩＶ３からは
、信号ＲＡＳＸに対してインバータ３段分だけ遅延した
逆論理のタイミング信号φＲが出力され、インバータＩ
Ｖ４からは、さらにインバータ１段分だけ遅延したタイ
ミング信号φＬが出力される。

第１のラッチ回路ＬＡＴＩは、電源ラインＶｃｃ　（５
Ｖ）とノードＮ１３の間でノードＮｉｌを介して直列に
接続されたｐチャネルトランジスタＱｌｌおよびトラン
ジスタＱ１２と、トランジスタＱｌｌ　と並列に接続さ
れ、信号φＲに応答するｐチャネルトランジスタＱ１３
　と、トランジスタＱ１２　と並列に接続されたトラン
ジスタＱ１４と、同じく電源ラインＶｃｃとノードＮ１
３の間でノードＮ１２を介して直列に接続されたｐチャ
ネルトランジスタＱ１５およびトランジスタＱ１６　と
、トランジスタＱ１５　と並列に接続され、信号φＲに
応答するｐチャネルトランジスタＱ１７と、トランジス
タＱ１６と並列に接続されたトランジスタ０１８　と、
ノードＮ１３における信号φしに応答してコラムアドレ
ス・ストローブ信号ＣＡＳＸをトランジスタＱ１４のゲ
ートに伝達するトランジスタＱ１９と、同じく信号φＬ
に応答して基準電圧信号Ｖｒｅｆ　（＃１．　５Ｖ）を
トランジスタ０１８のゲートに伝達するトランジスタ０
２０とを有している。トランジスタＱｌｌ．　Ｑ１２の
各ゲートはノードＮ１２に接続され、一方、トランジス
タＱ１５．　Ｑ１６の各ゲートはノードＮｉｌに接続さ
れている。ノードＮ１２から上述のタイミング信号ＣＢ
ＲＸが出力される。

第２のラッチ回路ＬＡＴ２は第１のラッチ回路ＬＡＴＩ
と同じ構戊を有している。ただしこの場合には、コラム
アドレス・ストローブ信号ＣＡＳＸはライト・イネーフ
ル信号ＷＢＸ　ｌ：、／　−　｝’Ｎｉｌ　〜Ｎ１３は
Ｎ１４〜Ｎ１６　に、トランジスタＱ１１〜Ｑ２０　は
Ｑ２１〜Ｇ３０に、タイミング信号ＣＢＲＸはタイミン
グ信号１１１ＢＲＸに、それぞれ置き換えられる。

第５図に第４図回路の動作波形の一例が示される。

まずロウアドレス・ストローブ信号ＲＡＳＸがＩＩ　Ｈ
　Ｉ＋レベルの時（チップがスタンバイ状態の時）、タ
イミング信号φＲは゛し″″レベルとなるので、トラン
ジスタＱ１３，　Ｑ１７，　Ｑ２３．　Ｑ２７はオンし
、ノードＮ１１，Ｎ１２．　Ｎ１４，　Ｎ１５は“Ｈｌ
１レベルとなって第１および第２のラッチ回路ＬＡＴＩ
，　ＬＡＴ２　は共にリセット状態となる。

次いで、ＷＣＢＲ方式に従い、コラムアドレス・ストロ
ーブ信号ＣＡＳＸとライト・イネーブル信号ＷａＸをい
ったん゜′Ｌ”レベルにした後で、ロウアドレス・スト
ローブ信号ＲＡＳＸを“Ｌ”レベルにする。これによっ
てタイミング信号φＲは゛Ｈ”レベルに、タイミング信
号φＬは“Ｌ″レベルとなる。このタイミング信号φし
（ノードＮ１３．　Ｎ１６の電位）が″シ″′レベルに
変化した時、コラムアドレス・ストローブ信号ＣＡＳＸ
と基準電圧信号Ｖｒｅｆのレベルの大小に基づき、第１
のラッチ回路ＬＡＴＩの出力ＣＢＲＸが決定される。

つまり、コラムアドレス・ストローブ信号ＣＡＳＸが“
ｔｌ＋レベルであれば、トランジスタ０１ｇのｇｍがト
ランジスタＱ１４のｇ，より大であるので、ノードＮ１
２の電位（＝ＣＢＲＸ）は第５図に実線で示されるよう
に゛″Ｈ”レベルから“Ｌ″レベルに遷移する。

もしコラムアドレス・ストローブ信号ＣＡＳＸが゛′Ｈ
”レベルであれば、トランジスタＱ１４のオンによって
ノードＮｉｌの電位が゛′し”レベルにひき下げられる
。これによってトランジスタＱ１５がオンし、ノードＮ
１２の電位（＝ＣＢＲＸ）は第５図に破線で示されるよ
うに“Ｈ”レベルを保持する。

このように第１のラッチ回路ＬＡＴ　１においては、ロ
ウアドレス・ストローブ信号ＲＡＳＸが“ｕｌ１レベル
から”Ｌ”レベルに遷移した時、コラムアドレス・スト
ローブ信号ＣＡＳＸが“Ｌ”レベルであるか、あるいは
“Ｈ″″レベルであるかを検出し、該検出に基づくタイ
ミング信号ＣＢＲＸを出力している。

同様に、第２のラッチ回路ＬＡＴ２は第１のラッチ回路
ＬＡＴＩと全く同じで、入力をコラムアドレス・ストロ
ーブ信号ＣＡＳＸから゛ライト・イネーブル信号ｗｅｘ
に置き換えただけである。第２のラッチ回路ＬＡＴ２の
場合、ロウアドレス・ストローブ信号ＲＡＳＸがＩＩ　
Ｈ　Ｉ１レベルから“し”レベルに遷移した時、ライト
・イネーブル信号ＷＥＸが゛Ｌｌ１レベルであるか、あ
るいは“Ｈ”レベルであるかを検出し、該検出に基づく
タイミング信号ＷＢＲＸを出力する。

このタイミング信号ＷＢＲＸと前述のタイミング信号Ｃ
ＢＲＸはノアゲー｝ＮＡで論理をとられ、検出信号ＭＢ
Ｔとして出力される。この検出信号ＩＪＢＴは、各制御
信号ＲＡＳＸ，　ＣＡＳＸ，　ＷＥＸが第３図に示され
るような入力タイミングでメモリに与えられた時にのみ
起動される。

第６図は第２図回路のＶｃｐバンブ・テスト時の動作波
形の一例を示すもので、マージン不足の不良セルの検出
例を図示している。

ＰＮ接合リークの有るセルの蓄積電極（ノードＮｌ）の
電位は、実線で示されるように徐々に低下していく。こ
の過程で、セル・プレート電位Ｖｃｐを低下（バンプ・
ダウン）させると、ノードＮ１の電位は更に低下する。

この状態でワード線１１１Ｌの電位を立ち上げてセル電
位を読み出すと、リークの激しいセルでは読み出し不良
となる。

一方、リークの無い正常なセルでは、ワード線ＷＬの電
位を立ち上げてセル電位を読み出すと、破線で示される
ように正常に“Ｈ″レベルの信号が検出される。

このように、セル・プレート電位Ｖｃｐを書き込みサイ
クルと読み出しサイクルにおいてそれぞれ変えることで
、潜在的に欠陥を有するセルを有効にリジェクトするこ
とができる。

第７図はバーン・イン（Ｂｕｒｎ−Ｉｎ）中のセル・プ
レート電位の変化を示すもので、バーン・イン中にセル
・プレート電位Ｖｃｐを通常の電位１／２　Ｖｃｃから
上下に変化させ、それによってセル・キャパシタの絶縁
膜に通常動作時より十分大きな電界をかけ、欠陥セルの
寿命試験を加速化させている。

これによって、将来不良になるであろうメモリセル（い
わゆる弱いセル）を特定することができ、ひいては不良
デバイスを出荷前に予めリジェクトしておくことが可能
となる。

第８図は本発明をＳＲＡＭの欠陥セルのりジェクトに適
用した例である。

書き込みが終了した後に、セル電源Ｖｃｄを図のように
低下させると（Ｖｃｄバンブ・ダウン〉、セル内のフリ
ップフロップのノードＮ２，Ｎ３（第１０図参照〉の電
位は図示のごとく変化する。接合リークの激しいセルや
フリップフロップの対称性のくずれたセルに関しては、
次にワード線ＷＬのレベルを立ち上げてロウ・アクセス
に入ると、ノードＮ２，Ｎ３の電位は反転してしまう。

このようにして、マージンの小さいメモリセルを短時間
のうちにリジェクトすることができる。

〔発明の効果〕

以上説明したように本発明によれば、パフケージ枚態に
おけるメモリ　（デバイス）について、潜在的欠陥の検
出を短時間のうちに行うことができると共に、電気的特
性の余裕の無いデバイスを容易に検出することができる
。これによって、組み立て後の出荷直前のテストにおい
ても不良デバイスを効率的にリジェクトすることが可能
となるため、メモリデバイスのコストの低減化および信
頼性の向上を図ることができる。

【図面の簡単な説明】

第１図は本発明による半導体メモリ装置の原理ブロック
図、 第２図は本発明の一実施例における主要部の構或を示す
回路図、 第３図は第２図回路の動作タイミング図、第４図は第２
図回路におけるＷＣＢＲ検出回路の一構或例を示す回路
図、 第５図は第４図回路の動作波形図、 第６図は第２図回路のＶｃｐバンプ・テスト時の動作波
形図、 第７図はバーン・イン中のセル・プレート電位の変化を
示す図、 第８図は本発明をＳＲＡＭに適用した場合のセル電源バ
ンプ・テスト時の動作波形図、第９図は典型的なＤＲＡ
Ｍの構或を示す図、第１０図は典型的なＳＲＡＭにおけ
るメモリセルの構或を示す回路図、 第１１図はウエハ・ブロービング・テスト時にセルアレ
イ用電源電圧を変えるための従来形の一例を示す図、 第１２図はウエハ・ブロービング・テスト時にセルアレ
イ用電源電圧を変えるための従来形の他の例を示す図、 である。 （符号の説明） １・・・外部端子、 ２・・・メモリセルアレイ、 ３・・・検出回路、 ４・・・ゲート回路、 Ｃｎ・・・複数の入力クロック、 Ｄ・・・検出回路の出力、 Ｖｋ・・・任意の電圧。 本発明１こよる半導体メモリ装置の原理ブロック図第 １ 図 本発明の一実施例における主要部の構成を示す回路図實 昨躇 ＶＣＰ バーン・イン中のセル・プレート電位の変化を示す図第 ７ 閃

Claims (1)

1. 【特許請求の範囲】 １、外部端子（１）と、 メモリセルアレイ（２）と、 複数の入力クロック（Ｃｎ）に応答し、該複数の入力ク
   ロックが通常の読み出し／書き込みモード時のタイミン
   グと異なる特定の入力タイミング条件を満たしているか
   否かを検出する検出回路（３）と、前記外部端子および
   メモリセルアレイの間に接続され、前記検出回路の出力
   （Ｄ）に応答するゲート回路（４）とを具備し、 テストモード時において前記検出回路の出力が所定の論
   理レベルになった時だけ、前記外部端子に印加された任
   意の電圧（Ｖｋ）が前記ゲート回路を介して前記メモリ
   セルアレイに供給されることを特徴とする半導体メモリ
   装置。 ２、前記メモリセルアレイは１トランジスタ・１キャパ
   シタ型のダイナミック・メモリセルから成り、該キャパ
   シタのセル・プレートに前記外部端子から任意の電圧を
   供給することを特徴とする請求項１に記載の半導体メモ
   リ装置。 ３、前記メモリセルアレイは、交差接続されたトランジ
   スタを含むフリップフロップを備えたスタティック・メ
   モリセルから成り、該フリップフロップの負荷電源とし
   て前記外部端子から任意の電圧を供給することを特徴と
   する請求項１に記載の半導体メモリ装置。