JPS6330786B2

JPS6330786B2 -

Info

Publication number: JPS6330786B2
Application number: JP1233487A
Authority: JP
Inventors: Tatsumi Shirasu; Yasunobu Osa; Tokio Kato
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-01-23
Filing date: 1987-01-23
Publication date: 1988-06-21
Also published as: JPS62174929A

Description

【発明の詳細な説明】本発明は信頼性の極めてすぐれた半導体記憶装
置の製造方法に関するものである。

一般に、トランジスタ等が形成された半導体基
体は通常セラミツクパツケージ（セラミツクパツ
ケージをガラスで封止する方法をも含む）、金属
キヤツプを用いたセラミツクパツケージ、若しく
はプラスチツク等の封止体により封止される。こ
れらのパツケージのうちとくにセラミツクパツケ
ージにおけるセラミツク材料には数ppm程度のウ
ラニウムやトリウム等が含まれている。

一方、プラスチツクパツケージ材料にはフイラ
ーと呼ばれるアルミナ等微粒分が使用されてお
り、このフイラー内にも上記不純物が含有されて
いる。

これらの不純物は、例えば16th proceedings
of reliability physics（1978）、p33に述べられて
いるように、α線を放出し、半導体ペレツト内に
構成したダイナミツクメモリー回路の誤動作（ソ
フトエラーと呼ぶ）の要因となることが知られて
いる。

ところで、このα線によるソフトエラーは以下
に述べる種々のメモリー回路においても生じるこ
とがわかつた。

まず、第１図で示されたようなスタテイツク型
のMOSメモリーセル回路の場合である。このセ
ル回路は、第２図の平面図で示すように半導体基
体１内に形成された拡散領域（点線）およびその
半導体基体１表面上に形成された配線層により構
成される。なお、第２図は、半導体基体１内に形
成された拡散領域（点線）と、その表面上に形成
された多結晶シリコン層から成る電源線VLおよ
びワード線WLの配線層のみを示している。図面
を複雑にするため省略された第１図におけるビツ
ト線ｂ，および接地線Ｇは、アルミニウム層か
ら成り、上記電源線VLおよびワード線WLを横
切るように絶縁層を介して半導体基体１表面上に
形成される。

そこで、第１図に示すような１つのセル回路を
構成する第２図の半導体記憶装置において、
MOSトランジスタQ₁がオフし、一方MOSトラン
ジスタQ₂がオンし、“１”の情報を保持している
とする。このような状態においてパツケージから
放出したα線がトランジスタQ₁のドレイン拡散
領域D₁（第１図の接続点Ａ）にあたつた場合、こ
のドレイン拡散領域D₁直下の半導体基体内にホ
ールとエレクトロンとのペアが発生する。一方、
この半導体記憶装置において、電源線VLには正
の電源電圧V_DDが与えられ、しかもMOSトランジ
スタQ₁がオフのため、ドレイン拡散領域Ｄには、
ほぼ電源電圧V_DDの電位レベルが与えられる。し
たがつて、負のエレクトロンがこのドレイン拡散
領域D₁内に誘起される。このため、このドレイ
ン拡散領域D₁に接続されたMOSトランジスタQ₂
のゲート（第１図の接続点Ａ）の電位が低下し、
MOSトランジスタQ₁のゲート（第１図の接続点
Ｂ）の電位より低くなつてしまう。

この結果、MOSトランジスタQ₁がオンし、
MOSトランジスタQ₂がオフし、“１”の情報か
ら“０”の情報に反転してしまう。

同様に、この半導体記憶装置において、“０”
の情報を保持していた場合にもα線があたること
によつて“１”の情報に反転してしまう。すなわ
ち、MOSトランジスタQ₁がオンで、一方MOSト
ランジスタQ₂がオフの状態で、パツケージから
放出したα線がトランジスタQ₂のドレイン拡散
領域D₂（第１図の接続点Ｂ）にあつたとき、前記
と同様な理由により、今度はドレイン拡散領域
D₂に接続されたMOSトランジスタQ₁のゲート
（第１図の接続点Ｂ）の電位が低下し、MOSトラ
ンジスタQ₂のゲート（第１図の接続点Ａ）の電
位より低くなつてしまう。

この結果、MOSトランジスタQ₁がオフし、
MOSトランジスタQ₂がオンし、“０”の情報か
ら“１”の情報に反転してしまう。

次に、ダイナミツク型の16KビツトNMOSメ
モリー回路の場合である。

第３図はその回路の一部を示す。図において、
ダミーセルDMC₁は、メモリーセルMC₃，MC₅の
電圧レベルをセンスアンプAMP₁で比較するため
に用いられ、一方ダミーセルDMC₃はメモリーセ
ルMC₁の電圧レベルをセンスアンプAMP₁で比較
するために用いられる。同様に、ダミーセル
DMC₂はメモリーセルMC₄，MC₆の電圧レベルを
センスアンプAMP₂で比較するために用いられ、
一方ダミーセルDMC₄はMC₂の電圧レベルをセン
スアンプAMP₂で比較するために用いられる。な
お、AD₁，AD₂はアドレス回路を示す。

このようなメモリー回路を構成する半導体記憶
装置において、メモリーセルあるいはダミーセル
部分にパツケージから放出したα線があたつて誤
動作が生じることはもちろんのこと、第３図に示
すセンスアンプAMP₁，AMP₂のとこにおいても
発生する。特にこのセンスアンプAMP₁，AMP₂
のところで生じるソフトエラーは、メモリーセル
およびダミーセル部分で生じるソフトエラーにく
らべて極めて高いことが観測された。この理由と
しては、１つのセンスアンプの面積は１つのセル
に比べてかなり大きく、しかもデータ線DL₁，
DL₂が拡散層で、α線の当る確率が高いためと考
えられる。

次に、このメモリー回路のセンスアンプのとこ
ろにパツケージから放出されたα線があたつた場
合に生じるソフトエラーを第４図の電圧変動特性
図を用いて説明する。

第３図におけるメモリーセルMC₃内の情報
“０”を読み出すとする。

まず、クロツクパルスφ₁の信号によつてMOS
トランジスタQ₅，Q₆をオンさせる。これによつ
てデータ線DL₁，DL₂は、V_DDレベルすなわち
“１”レベルにプリチヤージされる。第４図にお
けるt₁がプリチヤージ開始時である。プリチヤー
ジ完了後、情報の読み出しを行う。読み出し開始
時t₂には、ダミーセルのワード線WD₁とメモリー
セルのワード線W₂が選択され、ダミーセル
DMC₁のMOSトランジスタQ₇およびメモリーセ
ルMC₃のMOSトランジスタQ₈がオンする。この
時、データ線DL₁，DL₂の電圧レベルは第４図に
示されるように下降する。ダミーセルDMC₁のキ
ヤパシタC₁の容量値はセルMC₃のキヤパシタC₂
の容量値よりおよそ1/2の値を示している。した
がつて、t₂直後では、データ線DL₁の電圧レベル
は実線で示されたように下降する。一方、データ
線DL₂の電圧レベルは一点鎖線で示されたように
下降する。データ線DL₁およびDL₂の電圧レベル
差を増幅するためにMOSトランジスタQ₉がクロ
ツクパルスφ₃の信号によつてオンとなる時、す
なわち増幅開始時t₃を経過するまでにパツケージ
から放出したα線がデータ線DL₁にあたらなけれ
ば、増幅開示時t₃後のデータ線DL₁およびDL₂の
電圧レベルは第４図の点線DL₁′，DL₂′に示すよ
うな状態になる。そして、時間t₄のところで増幅
が完了する。

ところが、第４図に示すt_Xの時点でα線がデー
タ線DL₁にあたると、前述したスタテイツク型の
MOSメモリーセル回路を構成する半導体記憶装
置の場合と同様な理由により、データ線DL₁の電
圧レベルが低下する。そして、t_yの時点ではデー
タ線DL₁およびDL₂の電圧レベルが逆転する。

このため、増幅開始t₃後のデータ線DL₁および
DL₂の電圧レベルは、第４図におけるDL₁および
DL₂のようになる。そして、増幅完了時t₄には、
データ線DL₁およびDL₂の電圧レベルが完全に反
転してしまう。

したがつて、本来ならば、データ線DL₁の電位
はほぼV_DDレベルで、MOSトランジスタQ₁₀をオ
ンし、データ線DL₂の電位は接地レベルでMOS
トランジスタQ₁₁をオフとするものであるが、α
線の影響によつてデータ線DL₁の電位は接地レベ
ル、データ線DL₂の電位はV_DDレベルとなるため
MOSトランジスタQ₁₀がオフとなり、MOSトラ
ンジスタQ₁₁がオンとなる。

この結果、メモリーセルMC₃内の情報があた
かも“１”であつたように読み出されてしまう。

このような問題は、メモリーセルMC₃内の情
報“１”を読み出す場合においても生じた。この
場合においてはα線がデータ線DL₂にあつたとき
情報反転が生じた。

上述したセンスアンプは、第５図に示されるよ
うに半導体基体１内および基体上に構成される。
図において、多結晶シリコンから成るゲート電極
G₁₁、ソース拡散領域S₁₁およびドレイン拡散領域
D₁₁によつてMOSトランジスタQ₁₁を構成してい
る。そして、多結晶シリコンから成るゲート電極
G₁₂、ソース拡散領域S₁₂およびドレイン拡散領域
D₁₂によつてMOSトランジスタQ₁₂を構成してい
る。ゲート電極G₁₁は接続点J₁のところでドレイ
ン拡散領域D₁₂に接続されている。一方、ゲート
電極G₁₂は接続点J₂のところでドレイン拡散領域
D₁₁に接続されている。そして、MOSトランジス
タQ₉のドレイン拡散領域（図示ず）に接続され
ている。２層目のアルミニウム配線層２は、接続
点J₃およびJ₄のところでソース拡散領域S₁₁およ
びS₁₂に接続されている。なお、ドレイン拡散領
域D₁₁およびD₁₂はそれぞれデータ線DL₁および
DL₂として用いるために横方向に延びている。

さらに、バイポーラメモリーセル回路の場合で
ある。

バイポーラメモリーセル回路は、第６図に示す
ように、抵抗R₁，R₂、ダイオードD₁，D₂、マル
チエミツタトランジスタQ₁₂，Q₁₃とから成る。
ダイオードD₁，D₂、抵抗R₁，R₂の共通接続線は
ワード線W⁺に接続され、トランジスタQ₁₂，Q₁₃
のそれぞれの一方のエミツタはそれぞれビツト線
B₀，B₁に接続され、他方のエミツタは情報保持
用定電流源I_STに接続されている。

上記のバイポーラメモリーセル回路は公知であ
り、情報の保持は双安定回路、つまり、フリツプ
フロツプ回路の安定状態により行なわれる。すな
わち、トランジスタQ₁₂，Q₁₃のベース間電位差
が生ずれば、コレクターベース交差結合による正
帰還がかかり、トランジスタQ₁₂，Q₁₃のうち、
ベース電位が高い方のトランジスタがオンし、他
方のトランジスタはオフして一つの安定状態とな
る。

この情報保持能力は、直流的には、安定状態で
のトランジスタQ₁₂，Q₁₃のベース間電位差でき
まる。また交流的にはフリツプフロツプ回路の反
転のし易さという点からはトランジスタの電流増
幅率、高周波利得帯域幅、ベース抵抗、寄生容量
等の高周波特性やトランジスタのコレクタに負荷
として接続されている抵抗R₁，R₂やダイオード
D₁，D₂の高周波特性によりきまる。

情報保持能力を高めるためにはこれらによる高
周波特性を悪くすればよい。しかし、バイポーラ
メモリーが高速化されるためには、これらの特性
を良くする必要があり、超高速バイポーラメモリ
ーにおいては、高速化に伴ない必然的に情報保持
能力が低下する。

このようなボイポーラメモリーにおいて、情報
反転は以下の様に説明される。

バイポーラメモリー回路を構成する半導体基体
において、その基体を封止するパツケージから放
出したα線が基体内に入射するとその入射路程中
にα線のエネルギー損失によりホールとエレクト
ロンとのペアを生成する。このホール・エレクト
ロンペアは、トランジスタのコレクタ・ベース領
域間空乏層およびコレクタ領域・基体間空乏層を
通して収集され、ノイズ電流を発生する。第６図
において、トランジスタQ₁₂がオンし、トランジ
スタQ₁₃がオフとなつているとき、正常動作では
第７図実線で示す様に、トランジスタQ₁₃のコレ
クタ電位V_C1はトランジスタQ₁₂のコレクタ電位
V_C0よりも高い電位関係にある。ところが、α線
が基体内に入射するこそにより生成されたホー
ル・エレクトロンペアのうちコレクタ・ベース領
域間空乏層により収集されたものは、ノイズ電流
I_oを発生する。このノイズ電流I_oはトランジスタ
Q₁₃のコレクタ・ベース領域間寄生容量C_TC2を通
して流れ、トランジスタQ₁₃のコレクタ電位V_C1
をひきさげる。このため、第７図の点線および一
点鎖線で示すようにフリツプフロツプメモリセル
は反転動作し始め、一方の安定状態へ移行する。
そして、完全に情報反転が起きる。

このように、電荷を用いて情報を保持するよう
なメモリー回路はα線によつて誤動作してしま
う。

したがつて、本発明は前述したα線によるメモ
リー回路の誤動作発生を解消することができる半
導体記憶装置の製造方法を提供することを目的と
するものである。

本発明の半導体記憶装置はパツケージ材に含有
する不純物から飛来するα粒子をポリイミド系樹
脂例えばポリイミド樹脂もしくはポリイミド．イ
ソインドロ・キナゾリンジオン樹脂（以下PII樹
脂と記す）により減衰、吸収させるものである。
したがつて、減衰材、吸収材となる樹脂被覆膜
は、α粒子を透過させない程度に厚い膜であるこ
とが要求される。素子特性の変動をきたさない程
度とするためには、この厚さは少なくとも10μｍ
以上であることが好ましく30μｍ以上であればさ
らに好ましい。α線の透過を防止する能力は、前
記樹脂被覆膜に限らず、絶縁層が一般に有する能
力である。しかしながら、従来から半導体装置に
用いられている二酸化シリコン、リンガラス、窒
化シリコン、酸化アルミニウム等の絶縁膜を、半
導体基板上に10μｍ以上堆積させることは極めて
困難である。すなわち、気相成長法によるこれら
の絶縁膜では膜の応力が極めて大きく、数μｍ以
上堆積させると、クラツクを生じる。またスパツ
タリング法では、クラツクの発生率を比較的小さ
いまま堆積させることが可能であるが、堆積速度
が数百Å／分と極めて小さく、10μｍ以上堆積さ
せることは現実的に不可能である。これに対し
て、ポリイミド樹脂やPII樹脂では、膜の応力が
約４Kgｆ／mm²と極めて小さく、また破断歪も約30
％と前記無機絶縁膜に比して約１桁大きいため、
数十μｍの厚膜をクラツクを全く発生させずに形
成することができる。一方、高分子樹脂の中に
は、上記のポリイミド樹脂やPII樹脂膜と同様の
膜形成特性を具備するものがある。一般にセラミ
ツクパツケージの封止工程は450℃前後の高温中
で行われるため、この温度に耐え得る耐熱性が要
求される。この特性を満足するものは上記樹脂が
あげられる。

すなわち第８図にその例を示すように、各種高
分子樹脂について熱重量減少分析を行うと、シリ
コーン樹脂１３、エポキシ樹脂１４等では200〜
250℃から重量減少が始まるが、ポリイミド樹脂
１２では500℃から減少が開始する。PII樹脂１１
ではさらに耐熱性が優れ、600℃における重量残
存率も約70％で最も優れている。このようにポリ
イミド樹脂若しくはPII樹脂は、前述の高温工程
に対する耐熱性を有している。

また、PII樹脂あるいはポリイミド樹脂におい
ては、α線の発生源となるウラニウム、トリウム
等の不純物含有量が0.1〜数ppb程度と極めて少な
い（これらの不純物分析は放射化分析法によつ
た）。したがつて、PII樹脂もしくはポリイミド樹
脂はセラミツクパツケージ材料から放射されるα
線を阻止すると同時に、該樹脂自身非常に高純度
のものがえられやすく従つて又発生させるα線も
極めて微量になる。一方、一般に有機高分子材料
は無機材料に比べて前記不純物含有量は少ないと
言える。しかし、有機高分子材料の一例として、
ポリエチレン樹脂の場合ではウラニウム含有量は
40〜50ppbと比較的多く、有機高分子材料が必ず
しも適しているとは限らない。PII樹脂、ポリイ
ミド樹脂は、いずれもウラニウム、トリウム等の
不純物含有量の点からもすぐれた材料と言える。
しかし、前述のように、耐熱性の点からはPII樹
脂の方がさらに好ましい。

また、こゝでポリイミド樹脂とは芳香族ジアミ
ンと芳香族テトラカルボン酸二無水物とを反応し
て得られる重合物を言い、PII樹脂とは芳香族ジ
アミンと芳香族テトラカルボン酸と芳香族ジアミ
ノカルボンアミドとを反応して得られる重合物を
言い、いずれも周知のものであり、PII樹脂につ
いては例えば特公昭48−2956号特許公報にその製
造方法を含めて詳しく記載されている。

α線の影響を受けるのは半導体基体内に形成さ
れたメモリー回路の一部を構成する領域であるか
ら、α線の侵入を阻止するために設ける樹脂の被
覆膜は少なくともその領域上に存在しなければな
らない。

なお、上記半導体基板は絶縁層、電極、配線層
等がある場合は、これらをも含むものとする。本
発明の半導体装置は主としてモノリシツク集積回
路により構成されるものである。

セラミツク封止は半導体技術分野で周知の技術
であり、従来用いられているセラミツク封止は、
すべて用いることができる。これらのセラミツク
パツケージとしては、例えばコーフアイアードデ
イツプ、サーデイツプと呼ばれるものである。こ
れらのセラミツクは通常アルミナ質セラミツクを
主成分としており、さらにサーデイツプ型に対す
るセラミツク間の接着には鉛ガラスを主成分とす
るガラスが用いられる。

ポリイミド樹脂やPII樹脂には若干（数ppm程
度）のNa等のアルカリ不純物を含有する場合が
ある。この場合には、半導体基体上にポリイミド
樹脂等の樹脂膜を形成し高温の熱処理を加える
と、半導体基体を形成している半導体薄板の表面
に設けた絶縁膜にピンホール等が存在するため、
この部分から上記アルカリ不純物が侵入し、素子
特性を変動させることがある。これを防止するに
は、アルカリイオンの阻止能力の高いリンガラス
膜もしくは窒化シリコン膜を半導体基体上に形成
し、ポリイミド樹脂との間にこれを介在させるこ
とが有効である。

上記本発明の半導体記憶装置は、(1)半導体基体
上にポリイミド樹脂もしくはPII樹脂を10μｍ以上
被覆する工程、(2)該樹脂で被覆された半導体基体
をセラミツク材のような封止体により封止する工
程、を含む製造方法により容易に製造することが
できる。

以下、本発明の効果を実施例にしたがつてさら
に詳しく説明する。

実施例１第９図に従つて説明する。前述したようなメモ
リー回路を構成するＰ型シリコン半導体基体２１
上に膜厚が４〜37μｍのPII樹脂膜２３を形成し
た。

PII樹脂はスピンオン法によりウエーハ上に塗
布し、200℃１時間の熱処理を加えて半硬化させ、
ヒドラジン水溶液によるホトエツチングでボンデ
イングパツド部２２を開口した。その後、350℃
１時間、450℃10分の熱処理を加えて完全硬化さ
せた。熱処理は窒素若しくは不活性ガス中で行う
のが好ましい。PII樹脂としてはPIQ（日立化成株
式会社の登録商標）を用いた。以下の各実施例に
おいてもPIQをPII樹脂として用いている。さら
にこの基体を第１０図に示すようにセラミツクパ
ツケージ（サーデイツプ）に封止した。

なお、第９図において、２０はメモリー回路の
一部を構成するＮ型拡散領域、２１′は絶縁膜、
例えばSiO₂膜２１″は配線導体層、２４は外部接
続リードと接続するボンデイングワイヤである。
また第１０図において２５は外部接続リードを示
し、２６はセラミツク２７を機密接着する溶融ガ
ラスである。

実施例２ PII樹脂は次のような他の方法によつて半導体
基体上に形成される。

第１１図に示すように、Ｐ型シリコン半導体基
体６１をパツケージの所定の位置にダイボンデイ
ングし、さらに外部接続を行うためのワイヤボン
デイングによるボンデイングワイヤ６２を接着し
たのちに、PII樹脂６３をポツテイングし、200℃
１時間、350℃１時間、450℃10分の熱処理を行つ
た。PII樹脂膜厚は約40〜70μｍである。スクライ
ブ領域６４上には絶縁膜６１′を延在させておく
ことが望ましい。

実施例３前述のようにポリイミド樹脂には若干（数ppm
程度）のNa等のアルカリ不純物を含有する場合
がある。このときには、半導体基板上にポリイミ
ド樹脂膜を形成し高温の熱処理を加えると、とく
に第７図に示すように絶縁膜７１′にピンホール
が存在したり絶縁膜７１′の開口部と金属配線７
１″のマスク合せずれによつて生ずる部分７６等
が生じたりすると、これらの部分から不純物イオ
ンが侵入し素子特性を変動させることがある。し
たがつて、アルカリイオンの阻止能力の高いリン
ガラス若しくは窒化シリコン膜を半導体基体上に
形成し、ポリイミド樹脂との間に介在させること
が有効である。すなわち、第１２図に示す如く、
シリコン半導体基体７１上に気相成長法によりリ
ンガラス７３を形成し、さらにその上にポリイミ
ド膜７４を形成する。リンガラスは3mol％〜
12mol％のリン濃度で、膜厚は0.3μｍ〜1.5μｍ程
度が好ましい。すなわち、リンガラス膜のアルカ
リイオンの阻止能力はリン濃度に依存し、3mol
％以上から効果が現われる。一方リン濃度が高く
なると吸湿性が大きくなるため、12mol％以上に
なると、Al配線腐食等の不良を生じはじめる。
リンガラスの膜厚は、半導体基板をほぼ完全に被
膜するために、少なくとも0.3μｍ以上は必要であ
り、またリンガラス自体の引張応力によるクラツ
クを生じない範囲として1.5μｍ以下が望ましい。
ポリイミド樹脂膜７４は実施例１と同等の方法に
よつて形成した。このようなリンガラスがなく、
先述したような絶縁膜７１′のピンホールやマス
ク合せずれ７６が存在する場合には、ポリイミド
樹脂膜７４を形成し、400℃以上の高温熱処理を
加えると、0.5〜40％程度の歩留低下が見られた。
しかし、本実施例では、ポリイミド樹脂膜形成に
よる歩留りの低下をきたすことなく、しかもα線
照射による誤動作不良が発生しないことが確めら
れた。

リンガラス７３の代りに、窒化シリコン膜を用
いた場合にも同様の効果が確められる。窒化シリ
コン膜はスパツタリング法、プラズマCVD
（Plasma Enhanced Chemical Vapor
Deposition）法の既知の方法で形成できるが、プ
ラズマCVD法によるのが望ましい。膜厚は0.2〜
3μｍの範囲が望ましい。窒化シリコンの膜厚は、
やはり半導体基体をほぼ完全に被覆させるために
0.2μｍ以上必要であり、上限は下記する窒化シリ
コン膜のプラズマエツチングが容易に可能な範囲
として、3μｍ程度とするのが望ましい。この窒
化シリコン膜は例えばCF₄によるプラズマエツチ
ングにより開口することができる。第１２図にお
いて、７５はボンデイングワイヤを示す。

なお、本実施例において、ポリイミド樹脂の代
りにPII樹脂を用いること、またこれらの樹脂を
ポツテイング法により形成しても本効果と同様の
効果が実現されることは明らかである。

実施例４本実施例では、第１３図に示す開孔部８２を有
するポリイミド樹脂もしくはPII樹脂フイルム８
１をシリコン半導体ウエーハ上に圧着した。開孔
部８２は半導体基体のボンデイングパツド領域お
よびスクライブ領域に対応している。このフイル
ムは50〜500μｍ厚である。本実施例においても
α線照射によるソフトエラーは生じなかつた。ま
たセラミツク封止における本発明の効果も明らか
である。なお、この半導体ウエーハはフイルム８
１を被覆したのちにペレツト状にダイシングされ
る。

実施例５シリコンウエーハの素子領域（α線照射によつ
てソフトエラーが生じるところの領域）以外の領
域を印刷用メツシユスクリーンで覆い、その上か
ら、PIQのプレポリマー溶液（濃度19.5％、粘度
約10000cp）をローラーコートしたのち200℃で
60分ベークしさらに350℃で60分ベークし、厚さ
50μｍのPIQ膜を素子領域上にのみ形成した。本
実施例においてもα線照射によるソフトエラーの
発生はなかつた。またセラミツク封止後のソフト
エラー発生率に対する効果は明らかである。

実施例６ペレツト（半導体装置）をパツケージの台座に
装着したのち、該ペレツトをポリイミド樹脂もし
くはPII樹脂の未硬化もしくは半硬化状態のフイ
ルムで覆い、しかるのち350℃、30分でベークし
た。未硬化のフイルムは次のようにして得た。す
なわちポリイミドのプレポリマー溶液（例えば東
レ社製のトレニース＃3000）もしくはPIQのプレ
ポリマーを平坦な基板（例えばガラス板）上に塗
布したのち100℃でベークし溶媒を実質的に揮発
させて厚さ30〜50μｍの未硬化のフイルムを形成
した。ついで、鋭利なカツターでペレツトの寸法
に見合つた大きさに裁断して基板からはくりし、
これをメモリー回路を構成するペレツトの上にか
ぶせた。また同様に200℃でベークした場合は、
やはり厚さ30〜50μｍの半硬化状態のフイルムが
得られる。未硬化および半硬化のフイルムをペレ
ツトの上にかぶせて350℃30分のベークをすると、
これらのフイルムはペレツトとよく接着し、保護
膜としての機能を十分に果す。また、このように
して製造された半導体記憶装置はα線照射による
ソフトエラーが全く生じなかつた。

本方法の変形として、ポリイミド樹脂若しくは
PII樹脂のフイルム片の代りに同一形状のSi片は
能動素子領域上にポリイミド樹脂若しくはPII樹
脂のプレポリマーで接着、熱硬化させることによ
つても本効果は失われない。この際Si片はその表
面を熱酸化法で酸化させておくことが望ましい。
さらにポリイミド若しくはPII樹脂のプレポリマ
ーで接着させる前に、熱酸化膜表面に例えばAl
キレート化合物の熱処理物を形成しておくと接着
が良好になる。

本発明によれば、その具体的効果として以下の
通り得られた。

第１４図は電源電圧V_DDとして5V使用の16Kビ
ツトNMOSダイナミツクRAM（Random Access
Memory）回路を構成する半導体基体において、
この基体上にPII樹脂膜を被覆した場合としない
場合のα線によるソフトエラー発生数を示すグラ
フである。

この図において、縦軸は１分間当りのソフトエ
ラー回数を示し、横軸は5MeVのエネルギーをも
つたα線源（アメリシウム）の強度を示してい
る。α線源強度の単位はマイクロキユリー
（μCi）である。

PII樹脂膜を全く被覆していない半導体基体Ｅ
は図のようにかなりのソフトエラー発生がみられ
る。一方、α線源強度は10²μCiのみの場合だけで
あるが、20μのPII樹脂膜を被覆した半導体基体Ｆ
では半導体基体Ｅに比べてソフトエラーの回数が
約１／10⁴にへつた。さらに50μのPII樹脂膜を被
覆した半導体基体Ｇでは半導体基体Ｅに比べて約
１／10⁶以下にへつた。

ところで、α線の最大エネルギーは8.8MeVで
あり、シリコン半導体基体内でホール・エレクト
ロンペアを作るエネルギーは3.7eVである。した
がつて１個のα線で作られるエレクトロンの数は
約2.4×10⁶個である。それゆえ、MOS、バイポ
ーラまたはダイナミツク型、スタテイツク型に問
わず、これ以下の電荷によつてメモリー回路の情
報“１”または“０”を形成する半導体記憶装置
は必ず影響を受けることになる。

したがつて、このような半導体記憶装置に本発
明を適用することは極めて有効である。

本発明はCCD（Charge−Coupled−Device）の
ようなメモリー回路を構成する半導体記憶装置に
おいても適用できる。CCDの場合は拡散領域を
設けず、半導体基体表面自身の一部がメモリー回
路の一部を構成する領域となつている。

なお、本発明に適用される封止体は、上記セラ
ミツク材によるものに限定されるものではなく、
金属材料あるいはガラス等の絶縁材料からなるも
のも含まれる。

さらに耐熱性樹脂としてラダーポリマ
（Ladder Polymer）、例えばフエニールラダーシ
リコン（Phenyl Ladder Silicon）が用いられ
る。

【図面の簡単な説明】

第１図はスタテイツク型MOSメモリーセル回
路図、第２図は第１図のセル回路の一部を構成し
た半導体基体平面図、第３図は16Kビツトダイナ
ミツク型NMOSメモリー回路の一部回路図、第
４図は第３図のメモリー回路における電圧レベル
変化特性図、第５図は第３図のセンスアンプ部分
を構成した半導体基体平面図、第６図はバイポー
ラメモリーセル回路図、第７図は第６図のセル回
路における電圧（電位）レベル変化特性図、第８
図は各種高分子樹脂の熱重量減少曲線を示すグラ
フ、第９図は本発明の一実施例における高分子樹
脂膜を形成した半導体基体の断面図、第１０図は
前記半導体基体をセラミツク封止した半導体記憶
装置の断面図、第１１図は本発明の一実施例にお
いて樹脂膜を半導体基体上にポツテイング法によ
り形成した半導体基体の断面図、第１２図は本発
明の一実施例において半導体基体上にリンガラス
もしくは窒化シリコン膜および樹脂膜を形成した
半導体基体の断面図、第１３図は本発明の一実施
例において半導体基体上に樹脂フイルムを圧着し
た状態の半導体基体平面図、第１４図は半導体基
体上にPII樹脂膜を被覆した場合としない場合の
α線によるソフトエラー発生数を示すグラフであ
る。１，２１，６１，７１……メモリー回路を構成
する半導体基体、１１，２３，６３……PII樹脂、
１２，７４……ポリイミド樹脂膜、２０……拡散
領域、２７……セラミツク、７３……リンガラス
膜、７６……マスク合せずれ部、８１……樹脂フ
イルム、８２……開孔部。

Claims

【特許請求の範囲】

１メモリ回路を構成する半導体領域を有する半
導体基体を所定領域にダイボンデイングする工
程、前記ダイボンデイングされた半導体基体上の
所定領域に外部接続のためのワイヤボンデイング
を行う工程、前記ワイヤボンデイング後前記半導
体基体のメモリ回路を構成する半導体領域上にポ
リイミド樹脂およびポリイミド・イソインドロ・
キナゾリンジオン樹脂からなる群から選択した一
樹脂材料をポツテイングする工程、を有すること
を特徴とする半導体記憶装置の製造方法。