JPS6330945A - メモリアクセス同期化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は複数の表示回路を持つ表示システムに用いて好
適なメモリアクセス同期化回路に関する。

（従来の技術） ワークステーションでは対話的に仕事を処理する環境を
ユーザに提供するため、マンマシンインタフェースが重
要な要素となる。中でもディスプレイを用いた出力技術
については年々高度な機能が要求され、従来の文字出力
はもちろんのこと、グラフィックス・イメージ等が自由
に融合した形態にて出力出来るものが出現するに至った
。

上述したワークステーションの構成例を第５図に示す。

図において、１はドツトクロック生成回路であり、ここ
でドツトクロックが生成される。

以下の説明では、ドツトクロックの周波数は４０メガヘ
ルツ（ＭＨｚ　）　、同期２５ナノ秒（ｎ８ｅｅ　）と
して説明する。２はＮ分周回路であり、ドツトクロック
（ライン１０））を分周し、メモリアクセスクロック（
ライン１０２）を生成する。以下の説明では、Ｎ＝８と
する。メモリアクセヌクロックの周期は、２５　ｎ５ｅ
ｃ　Ｘ　８　＝　２００　ｎ５ｅｃとなる。

３はグラフィック表示回路であり、メモリアクセスクロ
ック（ライン１０１）に基づいて分解し、グラフィック
表示信号（ラインｌ０５）を生成する。１０３は、グラ
フィックメモリ４のアドレスが伝播するラインである。

この例では、データは（−フィン１０４）８ビツトであ
るものとする。即ち、メモリアクセスクロックの１周期
でグラフィックメモリ４が１回アクセスされ、８ビツト
データが得られる。メモリアクセスクロックは、ドツト
クロックの８周期分あるので、８ビツトのデータに対し
て、ピントクロック８周期、即ち、１個のドツトクロッ
クにつき、１ビツトデータが対応する。

一方、５はテキスト表示回路であり、共通のメモリアク
セスクロック（ライン１０２）をもとに、テキストメモ
リ６をアクセスする。そのデータ（ライン７０７）は、
キャラクタジェネレータへアドレスとして供給され、ノ
々ターンデータ（ライン１０８）が出力される。ライン
１０６を伝播する信号は、テキストメモリ６のアドレス
である。

テキスト表示回路５は、パターンデータ（ラインｌ０８
）を、ドツトクロック（ライン１０１）ＶＣ基づいて分
解し、テキスト表示信号（ライン１０９）を生成する。

パターンデータ（ライン１０８）は８ビツトであるもの
とする。このテキストもグラフィックと同様、ドツトク
ロック１個につき、１ビツトのデータが対応する。８は
合成回路であり、１０５のグラフィック表示信号（ライ
ン１０５）とテキスト表示信号（ライン１０９）を合成
し、１１０の合成表示信号（ライン１１０）を作る。

（発明が解決しようとする問題点） さて、上述した従来例では、グラフィック表示回路３と
テキスト表示回路５に供給されるメモリアクセスクロッ
ク（ライン１０２）は同一であり、従って、グラフィッ
クメモリデータとキャラクタノ々ターンデータは、同一
のピット幅（上記例では８ビツト）でなくてはならない
。そのため、ピット幅の異なる構成をとることができな
い。即ち、複数の表示回路（テキスト／グラフィックス
）を持つＣＲＴインタフェース回路において、各表示回
路に与える動作クロックが同一であること罠鑑み、各表
示回路がメモリをアクセスする周期やデータバスのピッ
ト幅も同一となってしまい、システム構成上柔軟性に欠
けるといった欠点を有していた。

本発明は、複数の表示回路を持つＣＲＴインタフェース
画路において、周期の異なるメモリアクセスクロックを
備えることにより、表示の柔軟性を増すためになされた
ものであり、その際に必要となる異周期するための方式
を提供することを目的とする。

［発明の構成］ （問題点を解決するだめの手段） 本発明は上述した目的を実現するため、Ｎビットのデー
タバス幅を持つ第１のメモリと、Ｍビットのデータバス
幅を持つ第２のメモリとを備え、これらメモリに書込ま
れたデータを合成表示する表示システムに、以下のコン
ポーネント（−）〜（ｆ）から成るメモリアクセス同期
化回路を付加した。

（ａ）　　表示ドツトクロックを生成するドツトクロッ
ク生成回路 （ｂ）　　ドツトクロックをＮ分周する第１の分周回路 （ｃ）　　Ｎ分周されたクロックにて上記第１のメモリ
をアクセスする第１の表示回路 （ｄ）　　ドツトクロックをＭ分周する第２の分周回路 （ｅ）　　Ｍ分周されたクロックにて上記第２のメモリ
をアクセスする第２の表示回路 （ｆ）　　一方のメモリアクセスクロックの特定のタイ
ミングにて他のメモリのアクセスクロックを同期させる
同期化回路 （作用） 上記構成において、第１のメモリをアクセスする表示回
路と、第２のメモリをアクセスする表示回路はそれぞれ
Ｎ−Ｍ分周されたメモリアクセスクロックにて別個に動
作している。そこで第１の表示回路（第２の表示回路）
から出力される表示タイミング信号をもとに、同期化回
路にて同期タイミング信号を作ってＮ分周（Ｍ分周）の
制御を行ない第２のメモリ（第１のメモリ）アクセスク
ロックを同期させるものである。

このことにより、異周期クロックで動作する複数の表示
回路間で周期させることが出来、柔軟性のあるシステム
構築をはかることが可能となる。

（実施例） 以下、図面を使用して本発明実施例について詳細に説明
する。第１図は本発明の実施例を示すブロック図である
。図中、第５図と同一番号との付されたブロック及びラ
インは第５図に示されたそれと同一であり、従ってその
説明は重複を避ける意味で省略する。従来例にＭ分周回
路９と同期化回路１０が付加されている。Ｍ分周回路９
は、ドツトクロック（ラインｌ０１）をＭ分周し、テキ
ストメモリアクセスクロック（ライン１１２）を生成す
るもので、以下の説明では、Ｍ＝７とする。ライン１１
１を伝播する信号は、ドツトクロック（ライン１０１）
を８分周したグラフィックメモリアクセスクロックであ
る。同期化回路１０はグラフィックメモリアクセスクロ
ック（ラインｌ１１）をテキストメモリアクセスクロッ
ク（ライン１１２）に同期させるだめの、同期タイミン
グ信号（ライン１１４）を生成する。ライン１１３を伝
播する信号は表示タイミング信号であり、同期タイミン
グ信号（ラインｌｌ４）を作るために使用される。本発
明実施例では、キャラクタデータ（ライン１０８）が７
ピツトである。そのためドツトクロック７個につき１個
だけテキストメモリ６をアクセスする必要がある。従っ
て、テキストメモリアクセスクロックは、ドツトクロッ
クを７分周したものとなる。周期はｌ　７５　ｎ５ｅｃ
である。

７と８は互いに素の関係にあるため、ドツトクロックが
５６個発生毎１回同期するだけである。グラフィック表
示回路３とテキスト表示回路５は、それぞれ、グラフィ
ックメモリアクセスクロック（ライン１１１）とのテキ
ストメモリアクセスクロック（ラインｌｌ２）で別々に
動作しているため、グラフィック表示信号（ライン１０
５）とテキスト表示信号（ライン１０９）は、同期がと
れない。そこで、テキスト表示回路５から出力される表
示タイミング信号（ライン１１３）をもとに、同期化回
路１０で、同期タイミング信号（ライン１１４）を作り
、Ｎ分周回路２の制御を行ない、グラフィックメモリア
クセスクコツク（ライン１１１）を同期させるものであ
る。

第２図に、８分周回路２０１７分周回路４０、同期回路
３０の実施例を示す。ライン１０１（ドツトクロック）
、ライン１１１（グラフィックメモリアクセスクロック
）、ライン１１２（テキストメモリアクセスクロック）
、ライン１１３（表示タイミング信号）、ラインｌｌ４
（同期タイミング信号）を伝播する信号綴は、第１図に
示すそれぞれと同じである。図において、３ビツトレジ
スタ２８ば、２１から２７で示されるダートと共に、８
分周回路を構成する。２１から２４で示されるダートは
、レジスタ２８の出力をもとに、次にレソスタヘセット
される値を作り、ライン２０４から２０６上へ出力する
。２５から２７で示されるｙ−トは、同期タイミング信
号（ライン１１４）が１２の時は、ライン２０４から２
０６を伝播する各信号をその一４４ライン２０７から２
０９上へ出力し、同期タイミング信号（ライン１１４）
が１０”の時は、ライン２０７から２０９へ１０”を出
力するためのものである。

３１から３６で示されるダートとフリップフロップは、
同期化回路を構成する。ケ°−ト３Ｉは、７分周回路の
３ピツトレジスタ４８の出力が全て１″の時だけライン
３０１上を伝播する信号を“１”にするものである。３
２と３３で示されるダートは、ライン３０１を伝播する
信号がＯ”のときはいつでもライン３０２と３０３上へ
１０”信号を出力し、ライン３０１を伝播する信号が”
１”のときだけ表示タイミング信号（ライン１１３）を
ライン３０２へ、その否定をライン３０３へ出力するた
めのものである。ＪＫフリッゾフロップ３４は、ライン
３０２と３０３を伝播する信号が共に“０″の時は、出
力状態を変えない。ライン３０１を伝播する信号が”１
”のときだけ、表示タイミング（ライン１１３）信号を
取込み、ライン３０４上へ出力する。フリップフロップ
３５は、ライン３０４に対して、ドツトクロック（ライ
ン１０１）で１個分遅れた信号（ライン３０５）を作る
ためのものである。ゲート３６は、ライン３０４が伝播
する信号が“１１で３０５を伝播する信号、即ち、ライ
ン３０４を伝播する信号の変化直後だけ、同期タイミン
グ信号（ラインｌｌ４）を″０”にするためのものであ
る。３ピツトレジスタ４８は、４１から４７で示される
ダートと共に、７分周回路４０を構成する。４１から４
３で示されるダートは、レジスタ４８の出力をもとに、
６分周回路相当のデータをライン４０３から４０５へ出
力する。ｒ−ト４４は、６分周回路を７分周回路にする
ための信号（ライン４０６）を出力する。４５から４７
で示されるダートは、ライン４０３から４０５および４
０６を伝播する信号をもとに、ライン４０７から４０９
へ必要とする信号を出力する。

第３図に概略動作タイミングを、そして第４図にその詳
細タイミングを示す。

以下、本発明実施例の動作につき詳細に説明する。まず
、第３図に示した概略動作タイミング図を参照しながら
概略動作から説明する。

表示タイミング信号が”０″とき（■）、テキストメモ
リアクセスクロック（ライン１１２）とグラフィックメ
モリアクセスクロック（ラインＩＩＩ）は、別個に動作
している。図中０点にて表示タイミングが″０”から”
１′に変化している。

■は、表示開始のタイミングを示している。最終的な目
的は、図中点線で示すように、０点において、２つのメ
モリアクセスクロックの立下シを同期させることである
。０点で同期パルスが０”と々す、グラフィックメモリ
アクセスクロックが確定する。■以降、２つのメモリア
クセスクロックは、別個に動作するが、０点において、
同期していたかのように動作する。

ここで、第４図に示した動作タイミング図を使用して第
２図に示す本発明実施例の動作について詳細に説明する
。７分周回路４０は、常時７分周動作を行う。レジスタ
４８の出力３ピツトをコードで表すと、Ｏ→１→２→４
→５→６→７→０という動作を行なっている。

一方、８分周回路２０は通常８分周動作を行う。

即ち、レジスタ２８出力である３ビツトをコードで表す
と、０→１→２→３→４→５→６→７→Ｏという動作を
行なっている。同期化回路３０ではレジスタ４８出力の
コードが１７”のときのライン１１３の状態をＪＫ７リ
クプフロクプ３４へ取込む。ライン１１３が“０”であ
るときは、ライン３０４も３０５も１０”であり、従っ
てライン１１４を伝播する同期タイミング信号は１″を
保つ。次に、ライン１１３を伝播する信号が“０”から
“１″へ立上ると、次にライン３０１を伝播する信号が
″１′であるタイミングで、ライン３０４が°０′から
１１″に変化する。この直後、ライン３０５を伝播する
信号は未だ１０”であるため、ゲート３６によシライン
１１４を伝播する信号が″０′″となる。このとき、レ
ジスタ２８の入力であるライン２０７と２０８は、出力
コードに関係なく、”ｏ’となる。次のドツトクロック
（ライン１０１）の立上邊で、レジスタ２８には＠０＃
がセットされる。同時に、レジスタ３５に１１１がセッ
トされ、ライン１１４を伝播する信号は１１″に変化す
る。以後、レジスタ２８は８分周動作を続ける。

このことによジグラフイックメモリアクセスクロック（
ライン１１１）がテキストメモリアクセスクロック（／
Ｆイン１１２）ＶＣ同期する。尚、本発明実施例では、
７分周と８分周を例示して説明したが、他の分周数でも
全く同様の方式が可能である。また、３以上の表示回路
を持つ場合にも、同様の手法にて応用できる。メモリの
データバス幅は必ずしも変化していない場合でも、メモ
リアクセス周期が異なれば全く同様である。また、メモ
リのデータバス幅は、Ｍ（’Ｎの整数倍、即ち、１ドツ
トにつき複数ビットが割当てられている場合も同様であ
る。

［発明の効果］ 以上説明の様に本発明に従えば以下足列挙する効果が得
られる。

（１）７分周と８分周のような、異周期クロックで動作
する複数の表示回路間で、同期がとれる。

（２）本発明は分局数がダイナミックに変化する、即ち
、表示モードの切換えが行なわれる場合にも対応できる
。

（３）　　メモリデータバス幅がメモリアクセス周期を
選択でき、柔軟なシステム構成をとれる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は第
１図に示した同期化回路ならびにＮ・Ｍ分周回路の実施
例を示す回路図、第３図・第４図は本発明実施例の動作
を示すタイミングチャート、第５図は従来例の構成を示
すブロック図である。 ２・・・Ｎ分周回路、３・・・グラフィック表示回路、
５・・・テキスト表示回路、９・・・Ｍ分周回路、１０
・・・同期化回路。 出願人代理人　　弁理士　鈴　江　武　彦第１図

Claims (1)

【特許請求の範囲】
1. Ｎビットのデータバス幅を持つ第１のメモリと、Ｍビッ
   トのデータバス幅を持つ第２のメモリとを備え、これら
   メモリに書込まれたデータを合成表示する表示システム
   において、表示ドットクロックを生成するドットクロッ
   ク生成回路と、ドットクロックをＮ分周する第１の分周
   回路と、Ｎ分周されたクロックにて上記第１のメモリを
   アクセスする第１の表示回路と、上記ドットクロックを
   Ｍ分周する第２の分周回路と、Ｍ分周されたクロックに
   て上記第２のメモリをアクセスする第２の表示回路と、
   一方のメモリアクセスクロックの特定のタイミングにて
   他のメモリのアクセスクロックを同期させる同期化回路
   とを具備することを特徴とするメモリアクセス同期化回
   路。