JPS6331100B2 - - Google Patents
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- JPS6331100B2 JPS6331100B2 JP56150967A JP15096781A JPS6331100B2 JP S6331100 B2 JPS6331100 B2 JP S6331100B2 JP 56150967 A JP56150967 A JP 56150967A JP 15096781 A JP15096781 A JP 15096781A JP S6331100 B2 JPS6331100 B2 JP S6331100B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- conductive path
- polycrystalline silicon
- gate insulating
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は、半導体基体と接続した極めて高精度
パターンの導電路を形成する工程を含む半導体装
置の製造方法に関する。
パターンの導電路を形成する工程を含む半導体装
置の製造方法に関する。
MOS型半導体装置において、拡散領域と多結
晶シリコン導電路との電気的接続を形成する為の
従来例の平面図を第１図ａに示し、第１図ａのＡ
−Ａ間の断面図を第１図ｂに示す。第１図の構造
は通常埋めこみコンタクト、或いはダイレクトコ
ンタクトと呼ばれるものである。これは、半導体
基体１の一部に厚いフイールド絶縁膜２を設け、
次いでゲート絶縁膜３を設け、次いで第１図ａの
８に示す領域のゲート絶縁膜３を通常のフオトエ
ツチング技術で除去した後、多結晶シリコン層を
成長させ、不要部分を選択除去し、導電路４及び
ゲート電極５を形成し、イオン注入等の方法で導
電路４及びゲート電極５をマスクとし、半導体基
体１内に不純物を導入し、ソース、ドレインとし
て使用される拡散領域６と７を形成し、さらに導
電路４の接続部から含有不純物を拡散させて下面
に接続する拡散層を形成し、製造される。
晶シリコン導電路との電気的接続を形成する為の
従来例の平面図を第１図ａに示し、第１図ａのＡ
−Ａ間の断面図を第１図ｂに示す。第１図の構造
は通常埋めこみコンタクト、或いはダイレクトコ
ンタクトと呼ばれるものである。これは、半導体
基体１の一部に厚いフイールド絶縁膜２を設け、
次いでゲート絶縁膜３を設け、次いで第１図ａの
８に示す領域のゲート絶縁膜３を通常のフオトエ
ツチング技術で除去した後、多結晶シリコン層を
成長させ、不要部分を選択除去し、導電路４及び
ゲート電極５を形成し、イオン注入等の方法で導
電路４及びゲート電極５をマスクとし、半導体基
体１内に不純物を導入し、ソース、ドレインとし
て使用される拡散領域６と７を形成し、さらに導
電路４の接続部から含有不純物を拡散させて下面
に接続する拡散層を形成し、製造される。
第１図ａ，ｂに示す構造では、ゲート絶縁膜３
の選択除去に使用されるマスク８は、フイールド
絶縁膜２のパターンを規準としてマスク合わせさ
れ、又、多結晶シリコン層の形状を決定する為の
マスク工程は、うすいゲート絶縁膜の選択除去さ
れた開口は規準としにくいからやはりフイルド絶
縁膜２のパターンを規準としてマスク合わせされ
る。マスク合わせによる合わせ誤差を基準パター
ンに対してαμｍとすると、マスク８とゲート電
極５との間隔、すなわち、第１図ａのａは、２回
のマスク合わせ誤差を見こまなければならないの
で、２×αμｍ以上のマージンが必要である。マ
スク８と導電路４との間隔（第１図ａのｂ）も同
様に、２×αμｍ以上のマージンを見こまねばな
らない。現在の技術では、１回のマスク合せ誤差
αμｍは少くとも1μｍは見こむ必要がある。しか
も、第１図ｂから明らかのように、ゲート電極５
と導電路４の先端とは高さが異なるから微細のパ
タニングに支障も生じる。
の選択除去に使用されるマスク８は、フイールド
絶縁膜２のパターンを規準としてマスク合わせさ
れ、又、多結晶シリコン層の形状を決定する為の
マスク工程は、うすいゲート絶縁膜の選択除去さ
れた開口は規準としにくいからやはりフイルド絶
縁膜２のパターンを規準としてマスク合わせされ
る。マスク合わせによる合わせ誤差を基準パター
ンに対してαμｍとすると、マスク８とゲート電
極５との間隔、すなわち、第１図ａのａは、２回
のマスク合わせ誤差を見こまなければならないの
で、２×αμｍ以上のマージンが必要である。マ
スク８と導電路４との間隔（第１図ａのｂ）も同
様に、２×αμｍ以上のマージンを見こまねばな
らない。現在の技術では、１回のマスク合せ誤差
αμｍは少くとも1μｍは見こむ必要がある。しか
も、第１図ｂから明らかのように、ゲート電極５
と導電路４の先端とは高さが異なるから微細のパ
タニングに支障も生じる。
本発明の目的は、多結晶シリコン層の形状が決
定された後に、多結晶シリコン層を基準として、
ゲート絶縁膜をエツチングする際のマスク合わせ
をするフオトエツチング工程を使用して、マスク
合わせ誤差を小さくし、もつて素子の集積密度の
向上を計り得る半導体装置の製造方法を提供する
にある。
定された後に、多結晶シリコン層を基準として、
ゲート絶縁膜をエツチングする際のマスク合わせ
をするフオトエツチング工程を使用して、マスク
合わせ誤差を小さくし、もつて素子の集積密度の
向上を計り得る半導体装置の製造方法を提供する
にある。
本発明の特徴は、一導電型の半導体基体の表面
に選択的に厚いフイールド絶縁膜を形成し、該厚
いフイールド絶縁膜に隣接せる半導体基体の表面
にゲート絶縁膜を形成する工程と、多結晶シリコ
ン層をパターニングすることにより前記ゲート絶
縁膜上にゲート電極を形成しかつ該ゲート絶縁膜
上から前記フイールド絶縁膜上に延在せる導電路
を形成する工程と、前記ゲート電極、導電路およ
びフイールド絶縁膜をマスクとして不純物を前記
ゲート絶縁膜を通して半導体基体に導入して該ゲ
ート絶縁膜下に逆導電型のソースおよびドレイン
領域を形成する工程と、前記ゲート電極、導電路
を形成したパターニングされた多結晶シリコン層
を基準としてマスクを用いて、平面形状で前記ゲ
ート電極から離間した個所から前記導電路の先端
部周囲の個所にいたる前記ゲート絶縁膜の部分を
選択的にエツチング除去しこれにより該ゲート電
極下から所定距離だけ離間した個所から該導電路
の先端部周囲下にいたるソースおよびドレイン領
域のうちの一方の領域の部分を露出させ、さら
に、該導電路の先端部下に接するゲート絶縁膜の
部分をアンダーエツチングにより除去してここに
空〓領域を形成しかつ該空〓領域下の半導体基体
の一導電型の個所を露出せしめる工程と、多結晶
シリコン膜を全面に被着しかつ該多結晶シリコン
膜で前記空〓領域を充填する工程と、前記空〓領
域内の多結晶シリコン膜の部分を未酸化のまま残
し他の多結晶シリコン膜の部分を酸化シリコン膜
に変換する工程と、前記空〓領域内の多結晶シリ
コン膜を通して該空〓領域下の前記半導体基体の
一導電型の個所に不純物を導入することによりこ
こに前記ソースおよびドレイン領域のうちの一方
の領域に接続せる逆導電型の拡散層を形成しこれ
により前記導電路を該空〓領域内の多結晶シリコ
ン膜および該拡散層を通して該一方の領域に接続
する半導体装置の製造方法にある。
に選択的に厚いフイールド絶縁膜を形成し、該厚
いフイールド絶縁膜に隣接せる半導体基体の表面
にゲート絶縁膜を形成する工程と、多結晶シリコ
ン層をパターニングすることにより前記ゲート絶
縁膜上にゲート電極を形成しかつ該ゲート絶縁膜
上から前記フイールド絶縁膜上に延在せる導電路
を形成する工程と、前記ゲート電極、導電路およ
びフイールド絶縁膜をマスクとして不純物を前記
ゲート絶縁膜を通して半導体基体に導入して該ゲ
ート絶縁膜下に逆導電型のソースおよびドレイン
領域を形成する工程と、前記ゲート電極、導電路
を形成したパターニングされた多結晶シリコン層
を基準としてマスクを用いて、平面形状で前記ゲ
ート電極から離間した個所から前記導電路の先端
部周囲の個所にいたる前記ゲート絶縁膜の部分を
選択的にエツチング除去しこれにより該ゲート電
極下から所定距離だけ離間した個所から該導電路
の先端部周囲下にいたるソースおよびドレイン領
域のうちの一方の領域の部分を露出させ、さら
に、該導電路の先端部下に接するゲート絶縁膜の
部分をアンダーエツチングにより除去してここに
空〓領域を形成しかつ該空〓領域下の半導体基体
の一導電型の個所を露出せしめる工程と、多結晶
シリコン膜を全面に被着しかつ該多結晶シリコン
膜で前記空〓領域を充填する工程と、前記空〓領
域内の多結晶シリコン膜の部分を未酸化のまま残
し他の多結晶シリコン膜の部分を酸化シリコン膜
に変換する工程と、前記空〓領域内の多結晶シリ
コン膜を通して該空〓領域下の前記半導体基体の
一導電型の個所に不純物を導入することによりこ
こに前記ソースおよびドレイン領域のうちの一方
の領域に接続せる逆導電型の拡散層を形成しこれ
により前記導電路を該空〓領域内の多結晶シリコ
ン膜および該拡散層を通して該一方の領域に接続
する半導体装置の製造方法にある。
つぎに本発明を実施例により説明する。
第２図、第３図ａ、第４図、第５図は本発明の
一実施例の製造工程順の断面図、第３図ｂは同図
ａに対応する平面図である。第２図において、半
導体基体１１の表面を公知の技術で選択酸化し、
厚いフイールド絶縁膜１２を成長させ、ゲート絶
縁膜１３を形成し、次いで多結晶シリコン層を成
長させ、選択エツチングすることにより、ゲート
電極１５及び導電路１４を形成し、次いで形状形
成されたシリコン層１４，１５およびフイールド
絶縁膜１２をマスクとしてイオン注入により不純
物を半導体基体１１内に導入してソース、ドレイ
ンをなす拡散領域１６，１７を形成する。
一実施例の製造工程順の断面図、第３図ｂは同図
ａに対応する平面図である。第２図において、半
導体基体１１の表面を公知の技術で選択酸化し、
厚いフイールド絶縁膜１２を成長させ、ゲート絶
縁膜１３を形成し、次いで多結晶シリコン層を成
長させ、選択エツチングすることにより、ゲート
電極１５及び導電路１４を形成し、次いで形状形
成されたシリコン層１４，１５およびフイールド
絶縁膜１２をマスクとしてイオン注入により不純
物を半導体基体１１内に導入してソース、ドレイ
ンをなす拡散領域１６，１７を形成する。
次いで通常のフオトマスク工程で第３図ｂの平
面図に示す18の領域のゲート絶縁膜の部分をエツ
チングして開口を形成する。多結晶シリコンがエ
ツチングをうけない、例えば、フツ酸系のウエツ
トエツチングを十分行うことにより、多結晶シリ
コン導電路１４の端部の直下には、第３図ａに示
すように、ゲート絶縁膜が導電路１４の形状に対
して自己整合的に後退してすなわちアンダーエツ
チングにより形成された空〓領域１９が形成され
る。空〓領域１９の巾は、エツチング時間による
が、0.3〜0.5μｍ程度が望ましい。ついで第４図
のように多結晶シリコン膜２０を気相成長法で形
成すると、空〓領域１９の内部にも多結晶シリコ
ン膜２０が充填される。多結晶シリコン膜２０の
厚さとしては、空〓領域１９の厚さ、即ち、ゲー
ト絶縁膜１３の厚さにわたつて完全に充填される
為に、ゲート絶縁膜１３の厚さの１／２の厚さ以
上が必要である。通常ゲート絶縁膜１３の厚さは
400〜800Åが使用されるため、多結晶シリコン膜
２０の厚さは200〜400Å以上が必要である。
面図に示す18の領域のゲート絶縁膜の部分をエツ
チングして開口を形成する。多結晶シリコンがエ
ツチングをうけない、例えば、フツ酸系のウエツ
トエツチングを十分行うことにより、多結晶シリ
コン導電路１４の端部の直下には、第３図ａに示
すように、ゲート絶縁膜が導電路１４の形状に対
して自己整合的に後退してすなわちアンダーエツ
チングにより形成された空〓領域１９が形成され
る。空〓領域１９の巾は、エツチング時間による
が、0.3〜0.5μｍ程度が望ましい。ついで第４図
のように多結晶シリコン膜２０を気相成長法で形
成すると、空〓領域１９の内部にも多結晶シリコ
ン膜２０が充填される。多結晶シリコン膜２０の
厚さとしては、空〓領域１９の厚さ、即ち、ゲー
ト絶縁膜１３の厚さにわたつて完全に充填される
為に、ゲート絶縁膜１３の厚さの１／２の厚さ以
上が必要である。通常ゲート絶縁膜１３の厚さは
400〜800Åが使用されるため、多結晶シリコン膜
２０の厚さは200〜400Å以上が必要である。
次いで多結晶シリコン膜２０を酸化して酸化シ
リコン膜２３にて導通性を失なわせ、空〓領域１
９の内部のみ多結晶シリコン膜を未酸化のまま残
す。これにより第５図に示すように、空〓領域１
９の部分は完全に充填していて、酸化を受けない
為に、多結晶シリコン膜２０が空〓領域１９内に
のみ残り、導電体２１を形成し、導電路１４と拡
散領域１６が導通される。前記酸化時あるいは適
度の熱処理を施せば、導電路１４内の不純物が導
電体２１を通じて半導体基体１１内に拡散し、拡
散層２２を形成し、この部分でのジヤンクシヨン
リークを防止する。拡散層２２の形成に多結晶シ
リコン膜２０に予め不純物をドープしておくこと
も有効である。
リコン膜２３にて導通性を失なわせ、空〓領域１
９の内部のみ多結晶シリコン膜を未酸化のまま残
す。これにより第５図に示すように、空〓領域１
９の部分は完全に充填していて、酸化を受けない
為に、多結晶シリコン膜２０が空〓領域１９内に
のみ残り、導電体２１を形成し、導電路１４と拡
散領域１６が導通される。前記酸化時あるいは適
度の熱処理を施せば、導電路１４内の不純物が導
電体２１を通じて半導体基体１１内に拡散し、拡
散層２２を形成し、この部分でのジヤンクシヨン
リークを防止する。拡散層２２の形成に多結晶シ
リコン膜２０に予め不純物をドープしておくこと
も有効である。
本発明によれば、空〓領域１９を形成する為の
マスク領域１８は、一般にゲート絶縁膜より厚い
多結晶シリコン層によるゲート電極１５、導電路
１４を基準としてマスク合わせが可能なので、マ
スク領域１８とゲート電極１５との間隔及び、マ
スク領域１８と導電路１４との間隔は１回のマス
ク合わせの誤差αだけマージンを見つもればよい
ので、第１図に示す従来例に対し約１／２とな
り、素子の集積密度の向上に著るしい効果があ
る。さらにゲート電極も導電路の先端もともにゲ
ート絶縁膜上に位置していからその高さは同一と
なりこれにより両考間が微細であつてもパターニ
ングが容易となる。又、多結晶シリコン膜２０か
らの酸化膜２３により各部の表面が滑らかになり
これを層間絶縁膜もしくはその一部として用いる
ことにより多層構造として好ましくなる。
マスク領域１８は、一般にゲート絶縁膜より厚い
多結晶シリコン層によるゲート電極１５、導電路
１４を基準としてマスク合わせが可能なので、マ
スク領域１８とゲート電極１５との間隔及び、マ
スク領域１８と導電路１４との間隔は１回のマス
ク合わせの誤差αだけマージンを見つもればよい
ので、第１図に示す従来例に対し約１／２とな
り、素子の集積密度の向上に著るしい効果があ
る。さらにゲート電極も導電路の先端もともにゲ
ート絶縁膜上に位置していからその高さは同一と
なりこれにより両考間が微細であつてもパターニ
ングが容易となる。又、多結晶シリコン膜２０か
らの酸化膜２３により各部の表面が滑らかになり
これを層間絶縁膜もしくはその一部として用いる
ことにより多層構造として好ましくなる。
第１図ａ，ｂは従来の半導体装置の製造方法を
説明するための工程途中の平面図とそのＡ−Ａ断
面図、第２図、第３図ａ、第４図および第５図は
本発明の一実例を説明するための工程順の断面
図、第３図ｂは同図ａに対応する平面図である。 １，１１……半導体基体、２，１２……フイー
ルド絶縁膜、３，１３……ゲート絶縁膜、４，１
４……導電路、５，１５……ゲート電極、６，
７，１６，１７……ソース、ドレインの拡散領
域、８，１８……導電路端部のエツチング領域、
１９……空〓、２０……空〓充填用多結晶シリコ
ン膜、２１……空〓充填導電体、２２……空〓直
下の拡散領域、２３……シリコン酸化膜。
説明するための工程途中の平面図とそのＡ−Ａ断
面図、第２図、第３図ａ、第４図および第５図は
本発明の一実例を説明するための工程順の断面
図、第３図ｂは同図ａに対応する平面図である。 １，１１……半導体基体、２，１２……フイー
ルド絶縁膜、３，１３……ゲート絶縁膜、４，１
４……導電路、５，１５……ゲート電極、６，
７，１６，１７……ソース、ドレインの拡散領
域、８，１８……導電路端部のエツチング領域、
１９……空〓、２０……空〓充填用多結晶シリコ
ン膜、２１……空〓充填導電体、２２……空〓直
下の拡散領域、２３……シリコン酸化膜。
Claims (1)
- １ 一導電型の半導体基体の表面に選択的に厚い
フイルド絶縁膜を形成し、該厚いフイールド絶縁
膜に隣接せる半導体基体の表面にゲート絶縁膜を
形成する工程と、多結晶シリコン層をパターニン
グすることにより前記ゲート絶縁膜上にゲート電
極を形成しかつ該ゲート絶縁膜上から前記フイー
ルド絶縁膜上に延在せる導電路を形成する工程
と、前記ゲート電極、導電路およびフイールド絶
縁膜をマスクとして不純物を前記ゲート絶縁膜を
通して半導体基体に導入して該ゲート絶縁膜下に
逆導電型のソースおよびドレイン領域を形成する
工程と、前記ゲート電極、導電路を形成したパタ
ーニングされた多結晶シリコン層を基準としてマ
スクを用いて、平面形状で前記ゲート電極から離
間した個所から前記導電路の先端部周囲の個所に
いたる前記ゲート絶縁膜の部分を選択的にエツチ
ング除去しこれにより該ゲート電極下から所定距
離だけ離間した個所から該導電路の先端部周囲下
にいたるソースおよびドレイン領域のうちの一方
の領域の部分を露出させ、さらに、該導電路の先
端部下に接するゲート絶縁膜の部分をアンダーエ
ツチングにより除去してここに空〓領域を形成し
かつ該空〓領域下の半導体基体の一導電型の個所
を露出せしめる工程と、多結晶シリコン膜を全面
に被着しかつ該多結晶シリコン膜で前記空〓領域
を充填する工程と、前記空〓領域内の多結晶シリ
コン膜の部分を未酸化のまま残し他の多結晶シリ
コン膜の部分を酸化シリコン膜に変換する工程
と、前記空〓領域内の多結晶シリコン膜を通して
該空〓領域下の前記半導体基体の一導電型の個所
に下純物を導入することによりここに前記ソース
およびドレイン領域のうちの一方の領域に接続せ
る逆導電型の拡散層を形成しこれにより前記導電
路を該空〓領域内の多結晶シリコン膜および該拡
散層を通して該一方の領域に接続する工程とを有
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15096781A JPS5852851A (ja) | 1981-09-24 | 1981-09-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15096781A JPS5852851A (ja) | 1981-09-24 | 1981-09-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5852851A JPS5852851A (ja) | 1983-03-29 |
| JPS6331100B2 true JPS6331100B2 (ja) | 1988-06-22 |
Family
ID=15508345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15096781A Granted JPS5852851A (ja) | 1981-09-24 | 1981-09-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5852851A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63201863U (ja) * | 1987-06-18 | 1988-12-26 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54154967A (en) * | 1978-05-29 | 1979-12-06 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor electronic device |
-
1981
- 1981-09-24 JP JP15096781A patent/JPS5852851A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5852851A (ja) | 1983-03-29 |
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