JPH02267943A

JPH02267943A - Ｍｉｓ型半導体装置の製造方法

Info

Publication number: JPH02267943A
Application number: JP8840089A
Authority: JP
Inventors: Kou Noguchi; 江野口
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-04-08
Filing date: 1989-04-08
Publication date: 1990-11-01
Anticipated expiration: 2013-06-11
Also published as: JP2765031B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、ＭＩＳ型半導体装置の製造方法に関し、特に
、微細化に適ｊ−なＭＩＳ型半導体装置の製造方法に関
する。

［従来の技術］従来の微細化したＭＯＳ）ランジシタの製造方法につい
て、第８図（ａ）〜（ｄ）を参照して説明する。

まず、第８図（ａ）に示すように、Ｐ型半導体基板１の
表面に素子形成領域を区画するフィールド絶縁膜２を形
成し、素子形成領域表面にゲート絶縁膜３を介してゲー
ト環８ｉ！７を設ける。次に、ゲー■−電極７およびフ
ィールド絶縁膜２をマスクとしてＮ型不純物を低ドーズ
量でイオン注入１２、基板表面に低濃度Ｎ型拡散領域９
を形成する。次に、第８図（ｂ）に示すように、全面に
ＣＶＤ法でシリコン酸化膜１９を堆積する。

続いて、第８図（Ｃ）に示すように、異方性エツチング
法によりゲート電極７の側壁にのみシリコン酸化膜のス
ペーサ２０を残す、この後、ゲート電極７とスペーサ２
０をマスクとして、基板表面に不純物を高ドーズ量でイ
オン注入し、高濃度Ｎ型拡散領域１３を形成する０次に
、第８図（ｄ）に示すように、素子表面に眉間絶縁膜と
してシリコン酸化膜１４を堆積し、コンタクト孔を開孔
し、アルミニウム配線１５を形成する。

［発明が解決しようとする問題点コ上述した従来の半導体装置の製造方法では、第８図（ｄ
）に示したように、ソース・ドレインのコンタクトは高
濃度Ｎ型拡散層上に開孔するが、このときアルミニウム
配線１５と基板１とのリーク防止のためには、コンタク
ト孔とフィールド絶縁膜２との距離を確保する必要があ
る。またアルミニウム配線１５とゲート電極７とのショ
ート防止のなめに、コンタクト孔とゲート電極７との距
離を確保する必要がある。さらに、コンタクト孔は量産
時におけるフォトリソグラフ技術の限界があって一定以
下の寸法とすることはできない。これらの理由により高
濃度Ｎ型拡散領域１３のチャネル方向の寸法は、ある値
以下に微細化することはできない。従って、ゲート長を
微細化しても、素子全体の面積の低減はあまり期待でき
ない。

さらに、アルミニウム電極１５はアルミニウムアロイス
パイクの発生によって基板と短絡する恐れがあるので、
拡散領域１３の拡散深さをあまり浅くすることはできな
い。したがって、従来のソース・ドレイン領域の体積は
一定以下にすることができず、そのため拡散層の容量が
大きくなり、素子の高速動作が阻害された。

また、コンタクト孔からチャネル領域までの闇の寄生抵
抗は、前述したようにゲート電極とコンタクト孔との距
離を一定以上確保しなければならないことから、一定以
下に低減させることができない。このため、ゲート電極
の微細化が進むにつれてチャネル抵抗に対する寄生抵抗
の割合が増大し、ゲート電極の微細化による駆動電流の
増加があまり見込めない。

以上のように、従来技術では、線幅あるいはコンタクト
孔の孔径を微細化しても素子寸法はそれほど低減できず
、また容量および寄生抵抗を減少できないことから、動
作速度の高速化が実現できず、微細化のメリットを十分
に生かせなかった。

［問題点を解決するための手段］本発明のＭＩＳ型半導体装置の製造方法は、第１導電型
の半導体基板上に開孔部を有する絶縁膜を形成する工程
と、前記開孔部にゲート絶縁膜を形成する工程と、全面
に多結晶シリコン層を形成する工程と、前記絶縁膜の開
孔部にできる前記多結晶シリコン層の凹部部分のみを残
して他の多結晶シリコン層を除去することによりゲート
電極を形成する工程と、前記絶縁膜の側壁および前記ゲ
ート電極の側壁に絶縁膜のスペーサを形成する工程と、
高融点金属層または高融点金属のシリサイド層を形成し
第２導電型の不純物を導入する工程と、前記高融点金属
層または高融点金属のシリサイド層を所定の形状にパタ
ーニングしてソース・ドレイン領域の引き出し電極を形
成する工程と、熱処理を施し前記高融点金属層または高
融点金属のシリサイド層中に導入した第２導電型の不純
物を前記半導体基板中に拡散させソース・ドレイン領域
を形成する工程とを有している。

［実施例〕次に、本発明の実施例について、図面を参照して説明す
る。

第１図（ａ）〜（ｊ）は、本発明の第１実施例の工程順
を示す半導体装置の縦断面図である。まず、第１図（ａ
）に示すように、Ｐ型半導体基板１の表面にシリコン酸
化膜を４０００人堆積し、素子形成領域のシリコン酸化
膜を除去し、残りをフィールド酸化Ｍ２とする０次に、
第１図（ｂ）に示すように、半導体基板１にゲート酸化
Ｍ３を熱酸化法により膜厚２００人に形成した後に、多
結晶シリコン４を４０００人、シリコン酸化膜５を１０
００人、順次堆積する。次いで、第１図（Ｃ）に示すよ
うに、平坦化のなめにレジスト６を塗布形成する。次に
、第１図（ｄ）に示すようにレジスト６をエッチバック
し、多結晶シリコン４およびシリコ〉・酸化膜５の四部
の底部にのみレジス１〜・６を残す８続いて、凹部の底
部に残ったレジス１−６をマスクとして、シリコン酸化
膜５、多結晶シリコン４を一胃方性エッチングする。レ
ジストを除去ずろと、第１図（ｅ）に示すように、半導
体基板−１−の開孔部内のほぼ中央にグー１−電極７が
形成される。ゲー・ｌ−電極７１にはシリコン酸化膜８
が載置されている。次いで、デー１〜電極７をマスクと
し、て半導体基板］にリンをＩ　Ｘ　１０　”ａｍ−２
ｆオン注入する。これによって、半導体基板】に低；農
産Ｎ型拡散領域９が形成される。次に、第１１１Ｅ６　
（ｆ　＞に示すように、シリコン酸化膜１０をＣ”１．
Ｉ　Ｄ法により１５００人堆積し、これを異方性エッチ
〉グによりエッチバックすることにより、第１　Ｉ’２
１　（ｇ　）に示すように、ゲート電極７の側壁および
フィールド酸化膜２の側壁にシリコン酸化膜のスベーザ
１］−を形成する０次に、第１図（ｈ）に示すように、
シリサイド層】、２例えばタングステンシリサイド層を
スパッタ法により１０００人堆積する。次に、シリサイ
ドＭ１２中にヒ素を５Ｘ　Ｉ　Ｑ　１５ｃｍ−２イオン
注入する。次に、第１図（ｉ）に示すように、低濃度Ｎ
型拡散領域９を覆ってフィールド酸化膜２上に伸びるよ
うにシリサイド層】２をエツチングする。この後に熱処
理を例えば）１５０°Ｃで１０分間行うことにより、シ
リサイド中のヒ素を半導体基板中に拡散させ高濃度Ｎ型
拡散領域１３を形成する。高濃度Ｎ型拡散領域１３は、
周囲を低濃度Ｎ型拡散領域９に囲まり、ている。高濃度
Ｎ型拡散領域１３および低濃度Ｎ型拡散領域９がソース
またはドレイン領域となる。

次に、第１図（ｊ）に示すように、層間絶縁膜として例
えばシリコン酸化膜１４を５０００人堆積し、ソース・
ドレイン領域からフィールド酸化膜２上に伸びたシリサ
イド層１２上のシリコン酸化膜１４にコンタクト孔を開
ける。次に、コンタク１〜孔を覆うように電極と１．て
アルミニウム配線１５を形成する。

以上の実施例の第１図（ｅ）で示しｆ、　Ｉ稈において
、リンを注入した直後はゲー■・電極の周囲すべてが低
濃度Ｎ型拡散領域になるため、ソース領域とドレイン領
域どを分離する必要がある。分離ｔｊ法を第２図（ａ）
〜（ｃｌ第３図（ａ、　）−（（・）に示す。第２図（
ａ）−（ｃ）は、工程段階をｉ−１”；　′４−半導体
の平面図であり、第３図（ａ）〜（（）は、それぞれの
工程におけるＡ−Ａ　’線断面図τ′ある。

第２図（ａ）、第３図（ａ、　）は、第１図（ｅ）”１
’：；？Ｌ、フ、：工程が終了した後の状πを示す図で
あって、リンを注入ｌ−たことにより、低濃度Ｎ型拡散
領域９がゲー１へ電極７の周囲に形成されている。

二の状態のｔ導体装置に対し、第２図（ｂ）、第３図（
ｂ　）に示すように、ソース・ドレイン領域１なろ：追
域をレジス）−１，６で覆い、ボ■７ンをイオ）・注入
−計う。ボロンのエネ＋ｌ、ギーとドーズ量は、低濃度
Ｎ型拡散領域９の導電型が打ち消され、低濃度Ｐ型拡散
領域１７が形成されるように選ぶ、。

例えばエネルギーは３０ＫｅＶ、ドー・ズ巣は５×ｔ　
Ｏ”ｃｍ−２とすればよい。この結果、第２図（Ｃ）、
第３図（ｃ）に示すように、チャネル方、向に垂直な方
向のターｌ−電極端を経由する電流バスをなくすことが
できる。これ以降に、第１図（ｆ）〜（ｊ）の工程を行
う。このとき、シリサ・イド層１２を形成する際は　第
２図（Ｃ）に破線で示したパターンに形成すればよい３次に、第４図および第５図を参照］−７で、本発明の第
２実施例について説明する。第４図は、第１図（ｉ）に
相当する工程の段階を示す平面図であり　第５図はその
Ａ−Ａ′線断面図である。この実施例では、先の実施例
におｉ′ｌる第１図（ａ）〜（ｈ）の工程はそのまま用
いる。第１図（１〕）の工程に続けて第１図（ｉ）およ
び第４図に示すように、シリサ、イド層１２をパターニ
ングし、熱処理を行・う前あるいは熱処理後にシリサイ
ド層１−２およびゲート・電極７をマスクとして半導体
基板にボロンをイオン注入する。ボロンの拡散係数はリ
ンのそれよりも大きい；・≧め、ボロン・イオン注入時
のエネルギー、ドーズ盪およびイオン注入後の熱処理条
件を適当に設定すれば、低濃度Ｎ型拡散領域はボロンに
より打ち消され、低濃度Ｐ型拡散領域１７となる８ボロ
ン・イオン注入の条件は、例えば３０ＫｅＶ、５　Ｘ　
１０１３ｃｍ−２、注入後の熱処理は、例えば９００℃
、１０分とすればよい。

この結果、第４図のＡ−Ａ’線断面図は第５図のように
なり、ソース・ドレイン領域間の分離が行われる。

この実施例では、先の実施例において第２図（ｂ）に示
すレジスト１６を形成する際に必要とした目合せ工程が
不要となるので、工程が簡素化する。

次に、第６図および第７図（ａ）、（ｂ）を参照して、
本発明の第３実施例について説明する。

第６図は、第１図（ｅ）に示す工程段階に相当する段階
における平面図であり、第７図（ｂ）は、そのＡ−Ａ’
線断面図である。また、第７図（ａ）は、フィールド酸
化膜２の形成前の状態を示す断面図である。この実施例
の、第１、第２実施例と相違する点は、フィールド酸化
Ｍ２を形成するに先立って、まず、第７図（ａ）に示す
ように、Ｐ型半導体基板に溝１８を形成し該溝をシリコ
ン酸化膜のような充填材２１で埋める点である。溝１８
の形成領域は、第６図に示すように、後で形成するゲー
ト電極のチャネル方向に垂直な方向の端部が載るように
設定しておく、７ｓ１８を充填材で埋めた後に、第１図
に示した諸工程が実施される。この実施例においては、
ソース・ドレイン領域を分離するために絶縁物で埋めら
れた溝を用いているため、第１の実施例では必要であっ
たソース・ドレイン領域分離用のボロン・イオン注入が
不必要となる。この実施例では、シリサイド層のパター
ニングに先立って熱処理を行ってもよい。

第１、第２実施例では、Ｐ−Ｎ接合でソース・ドレイン
領域を分離しているために、Ｐ−Ｎ接合部の容量が存在
する。しかし、この実施例では、この容量が存在しない
ため、先の実施例よりも拡散層容量を低減できるという
利点を有する。

以上の実施例において、ゲート電極はフィールド酸化膜
に対して自己整合的に形成できるので、精度よく微細に
加工することができる。また、ソース・ドレイン領域に
対するコンタクト孔の寸法は、ゲート電極およびフィー
ルド酸化膜の側壁に形成されたスペーサ間の間隔によっ
て決定できるので、フォトリソグラフ技術の限界以下に
微細化することができる。そしてソース・ドレイン領域
をほぼこのコンタクト部分の面積と等しくできるので、
ソース・ドレイン領域のチャネル方向の長さを例えば０
．４μ程度にすることができる。而して、従来技術では
コンタクト孔の寸法が１μｍであるときにソース・ドレ
イン領域のチャネル方向の長さを３μｍ以上としなけれ
ばならなかったのであるから、本発明によれば、ソース
・ドレイン領域の大きさを大幅に縮小できたことになる
。

［発明の効果］以上説明したように、本発明によれば、以下の効果を奏
することができる。

■ソース・ドレイン領域引き出し電極（シリサイド層）
は、ゲート電極とフィールド酸化展開の間隙にスペーサ
を介在させて形成するものであるので、微細にかつ精度
よく形成することができる。

■ソース・ドレイン領域は、ソース・ドレイン領域引き
出し電極に対して自己整合的に形成できるので、ソース
・ドレイン領域をコンタクト領域とほぼ同じ大きさとす
ることができる。従ってソース・ドレイン領域における
寄生抵抗を最低限におさえることができ、ゲート長の短
縮に伴う駆動電流の増大効果を十分に発揮させることが
できる。

■アルミニウムアロイスパイクを発生することがないの
で、ソース・ドレイン領域の拡散深さを浅くすることが
できる。

■■、■で述べた理由により素子の寸法を微細（ヒする
ことが可能となり、また、■、■で述べた理由によりソ
ース・ドレイン領域の容量が小さくなりかつ寄生抵抗が
減少したことによりトランジスタの動作が高速化される
。

【図面の簡単な説明】

第１図（ａ）〜（ｊ）は、本発明の第１実施例の工程順
を示す半導体装置の断面図、第２図（ａ）〜（Ｃ）は、
第１実施例のサブ・工程を示す半導体装置の平面図、第
３図（ａ）〜（ｃ）は、それぞれ、第２図（ａ）〜（Ｃ
）のＡ−Ａ’線断面図、第４図は、本発明の第２実施例
を説明するための半導体装置の平面図、第５図は、第４
図のＡＡ′線断面図、第６図および第７図は、本発明の
第３実施例を説明するための半導体装置の平面図と断面
図、第８図（ａ）へ−（ｄ）は、従来例の工程順を示す
半導体装置の断面図である。１・・・Ｐ型半導体基板、　　２・・・フィールド酸化
膜、　　３・・・ゲート酸化膜、　　４・・・多結晶シ
リコン、　　５．８．１０、］４．１９・・・シリコン
酸化膜、　　　６．１６・・レジスト、　　　　７・・
・デーｌ−電極、　　　９・・・低濃度Ｎ型拡散領域、
１１．２０・・・スペーサ、　１２・・・シリサイド層
、］−３・・高濃度Ｎ型拡散領域、　　１５・・・アル
ミニウム配線、　　　１７・・・低濃度Ｐ型拡散領域、
１８・・・講、　　２１・・・充填材。

Claims

【特許請求の範囲】

第１導電型の半導体基板上に開孔部を有する絶縁膜を形
成する工程と、前記開孔部にゲート絶縁膜を形成する工
程と、前記開孔部のほぼ中央にゲート電極を形成する工
程と、前記絶縁膜の側壁および前記ゲート電極の側壁に
絶縁膜のスペーサを形成する工程と、高融点金属層また
は高融点金属のシリサイド層を形成し第２導電型の不純
物を導入する工程と、前記高融点金属層または高融点金
属のシリサイド層を所定の形状にパターニングしてソー
ス・ドレイン領域の引き出し電極を形成する工程と、熱
処理を施し前記高融点金属層または高融点金属のシリサ
イド層中に導入した第２導電型の不純物を前記半導体基
板中に拡散させソース・ドレイン領域を形成する工程と
を具備することを特徴とするＭＩＳ型半導体装置の製造
方法。