JPH0481335B2 - - Google Patents
Info
- Publication number
- JPH0481335B2 JPH0481335B2 JP57005918A JP591882A JPH0481335B2 JP H0481335 B2 JPH0481335 B2 JP H0481335B2 JP 57005918 A JP57005918 A JP 57005918A JP 591882 A JP591882 A JP 591882A JP H0481335 B2 JPH0481335 B2 JP H0481335B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- integrated circuit
- ion implantation
- metal wiring
- semi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/495—Capacitive arrangements or effects of, or between wiring layers
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明はガリウム砒素基板もしくは半絶縁性基
板を用いた集積回路に係り、特に集積回路上に形
成された金属配線のクロストーク雑音および寄生
容量低減に適した配線構造に関する。
板を用いた集積回路に係り、特に集積回路上に形
成された金属配線のクロストーク雑音および寄生
容量低減に適した配線構造に関する。
化合物半導体ガリウム砒素（GaAs）を用いた
半導体デバイスは、シリコン（Si）を用いた半導
体デバイスと比較して、電子移動度が大きく、ま
た絶縁性のGaAs基板上に素子を形成するため寄
生容量が小さいこと等の特長があり、本質的に高
速動作に適している。特に近年シヨツトキ・バリ
ア・ゲート形の電界効果トランジスタをGaAs基
板上に集積化した高速論理集積回路が注目され始
めている。第１図にこのようなGaAs集積回路の
断面の一例を示す。図において、１００はGaAs
半絶縁性基板、１０１〜１０３はそれぞれシヨツ
トキ・バリア・ゲート形電界効果トランジスタの
ソース、ゲート、ドレイン電極である。また１０
４，１０６は高濃度トランジスタ打込層、１０５
は電界効果トランジスタのチヤネル部形成用の低
濃度イオン打込層である。電極１０１，１０３
は、たとえば、金（Au）・ゲルマニウム（Ge）
合金等を材料とし、高濃度イオン打込層１０４，
１０６と抵抗性接触を形成している。また電極１
０２は、たとえば、アルミニウム（Al）等を材
料とし、低濃度イオン打込層１０５とシヨツトキ
接合を形成している。なお、イオン打込層１０４
〜１０６を形成するための不純物は、Ｎ型の導電
性を示す、たとえばシリコン（Si）等が用いられ
ている。GaAs基板上に集積されたシヨツトキ・
バリア・ゲート形電界効果トランジスタ等の素子
を接続するために１０７〜１１２の金属配線が形
成される。これらはGaAs基板上に直接接触して
設けられた第１の金属配線層１０７〜１１０と、
層間絶縁膜１１３を介して第１の金属配線層より
さらに上層に位置する第２の金属配線層１１１，
１１２に分類される。第１の金属配線は一般に電
界効果トラジスタのソース、ドレイン電極または
ゲート電極と同一の材質で形成される。第２の金
属配線層は、たとえば、金（Au）・モリブデン
（Mo）合金等を材料とし、第１の金属配線と直
交、あるいは平行して形成される。１１３は層間
絶縁膜であり、材質としては、たとえば酸化シリ
コン（SiO2）が用いられる。ここで１０７〜１
１２で示す金属配線に高速パルス信号を伝送する
ことを考える。従来の、たとえばシリコン集積回
路の場合は、基板が導電性を示すために金属配線
に対してグランドとして作用するので、高速パル
ス信号のリターンパスとなる。しかし、GaAs集
積回路等では基板が導電性を示さないためにリタ
ーンパスとして働らかず、すぐ近くを通つている
金属配線（例えば１０８に対して１０７と１０９
等）を伝わつて高速パルス信号が戻つてくる。こ
のためにGaAs集積回路等では金属配線間のクロ
ストーク雑音が問題となる。また、第１層の金属
配線間の容量についても、GaAs基板の比誘電率
が約11.4と大きいためにあまり小さくはならず、
シリコン集積回路の場合とほぼ同じ程度となる。
半導体デバイスは、シリコン（Si）を用いた半導
体デバイスと比較して、電子移動度が大きく、ま
た絶縁性のGaAs基板上に素子を形成するため寄
生容量が小さいこと等の特長があり、本質的に高
速動作に適している。特に近年シヨツトキ・バリ
ア・ゲート形の電界効果トランジスタをGaAs基
板上に集積化した高速論理集積回路が注目され始
めている。第１図にこのようなGaAs集積回路の
断面の一例を示す。図において、１００はGaAs
半絶縁性基板、１０１〜１０３はそれぞれシヨツ
トキ・バリア・ゲート形電界効果トランジスタの
ソース、ゲート、ドレイン電極である。また１０
４，１０６は高濃度トランジスタ打込層、１０５
は電界効果トランジスタのチヤネル部形成用の低
濃度イオン打込層である。電極１０１，１０３
は、たとえば、金（Au）・ゲルマニウム（Ge）
合金等を材料とし、高濃度イオン打込層１０４，
１０６と抵抗性接触を形成している。また電極１
０２は、たとえば、アルミニウム（Al）等を材
料とし、低濃度イオン打込層１０５とシヨツトキ
接合を形成している。なお、イオン打込層１０４
〜１０６を形成するための不純物は、Ｎ型の導電
性を示す、たとえばシリコン（Si）等が用いられ
ている。GaAs基板上に集積されたシヨツトキ・
バリア・ゲート形電界効果トランジスタ等の素子
を接続するために１０７〜１１２の金属配線が形
成される。これらはGaAs基板上に直接接触して
設けられた第１の金属配線層１０７〜１１０と、
層間絶縁膜１１３を介して第１の金属配線層より
さらに上層に位置する第２の金属配線層１１１，
１１２に分類される。第１の金属配線は一般に電
界効果トラジスタのソース、ドレイン電極または
ゲート電極と同一の材質で形成される。第２の金
属配線層は、たとえば、金（Au）・モリブデン
（Mo）合金等を材料とし、第１の金属配線と直
交、あるいは平行して形成される。１１３は層間
絶縁膜であり、材質としては、たとえば酸化シリ
コン（SiO2）が用いられる。ここで１０７〜１
１２で示す金属配線に高速パルス信号を伝送する
ことを考える。従来の、たとえばシリコン集積回
路の場合は、基板が導電性を示すために金属配線
に対してグランドとして作用するので、高速パル
ス信号のリターンパスとなる。しかし、GaAs集
積回路等では基板が導電性を示さないためにリタ
ーンパスとして働らかず、すぐ近くを通つている
金属配線（例えば１０８に対して１０７と１０９
等）を伝わつて高速パルス信号が戻つてくる。こ
のためにGaAs集積回路等では金属配線間のクロ
ストーク雑音が問題となる。また、第１層の金属
配線間の容量についても、GaAs基板の比誘電率
が約11.4と大きいためにあまり小さくはならず、
シリコン集積回路の場合とほぼ同じ程度となる。
本発明は、従来の配線構造が有する前記欠点を
解消するためになされたもので、その目的は配線
間のクロストーク雑音および寄生容量を低減する
新規な配線構造を有する半導体集積回路を提供す
ることにある。
解消するためになされたもので、その目的は配線
間のクロストーク雑音および寄生容量を低減する
新規な配線構造を有する半導体集積回路を提供す
ることにある。
かかる目的を達成するため、本発明は、集積回
路を構成するために半絶縁性基板に設けられた複
数の回路素子と、半絶縁性基板上に設けられ、回
路素子間を接続するために、互いに近接して略平
行に配置された複数の配線を有する第１層の配線
とを備えた半導体集積回路において半絶縁性基板
と第１層の配線との間に設けられた絶縁膜と第１
層の配線のうち少なくとも互いに近接して略平行
に配置された複数の配線下の半絶縁性基板内に形
成された低インピーダンスの活性層とを備えたこ
とを特徴とする。
路を構成するために半絶縁性基板に設けられた複
数の回路素子と、半絶縁性基板上に設けられ、回
路素子間を接続するために、互いに近接して略平
行に配置された複数の配線を有する第１層の配線
とを備えた半導体集積回路において半絶縁性基板
と第１層の配線との間に設けられた絶縁膜と第１
層の配線のうち少なくとも互いに近接して略平行
に配置された複数の配線下の半絶縁性基板内に形
成された低インピーダンスの活性層とを備えたこ
とを特徴とする。
以下、第２図および第３図を用いて、GaAs集
積回路を例にとつて本発明の実施例を説明する。
第２図において、第１層の金属配線１０７〜１１
０はGaAs基板１００上に設けられた絶縁膜１１
４上に配置され、直接基板１００に接触しないよ
うになつている。さらに第１層の金属配線１０７
〜１１０下の基板１００にはイオン打込層１１５
が形成されている。このような配線構造にするこ
とにより、金属配線間のクロストーク雑音および
寄生容量を低減することが可能となる。すなわ
ち、本構造では、例えば金属配線１０８を通る高
速パルス信号のリターンパスが、第１図の従来例
と異なり、イオン打込層１１５となるからであ
る。また金属配線の下の絶縁膜１１４の比誘電率
をGaAs基板１００の比誘電率よりも小さくする
ことにより、金属配線間の寄生容量も寄生容量も
低減することができる。さらに、第３図に示すよ
うにイオン打込層１１５の下に１１５とは逆の導
電性を示すイオン打込層１１６をもうけ、イオン
打込層１１５と１１６から形成されるPN接合ダ
イオードが逆バイアスになるようにイオン打込層
１１６の電位を固定することにより、金属配線の
寄生容量を第２図の実施例よりもさらに低減する
ことができる。すなわち金属配線層１０７〜１１
０と第１のイオン打込層１１５との間の容量と、
第１のイオン打込層１１５と第２のイオン打込層
１１６により形成されるPN接合ダイオードの逆
バイアスの容量とが直列接続されて、金属配線と
電源の間に入るためである。
積回路を例にとつて本発明の実施例を説明する。
第２図において、第１層の金属配線１０７〜１１
０はGaAs基板１００上に設けられた絶縁膜１１
４上に配置され、直接基板１００に接触しないよ
うになつている。さらに第１層の金属配線１０７
〜１１０下の基板１００にはイオン打込層１１５
が形成されている。このような配線構造にするこ
とにより、金属配線間のクロストーク雑音および
寄生容量を低減することが可能となる。すなわ
ち、本構造では、例えば金属配線１０８を通る高
速パルス信号のリターンパスが、第１図の従来例
と異なり、イオン打込層１１５となるからであ
る。また金属配線の下の絶縁膜１１４の比誘電率
をGaAs基板１００の比誘電率よりも小さくする
ことにより、金属配線間の寄生容量も寄生容量も
低減することができる。さらに、第３図に示すよ
うにイオン打込層１１５の下に１１５とは逆の導
電性を示すイオン打込層１１６をもうけ、イオン
打込層１１５と１１６から形成されるPN接合ダ
イオードが逆バイアスになるようにイオン打込層
１１６の電位を固定することにより、金属配線の
寄生容量を第２図の実施例よりもさらに低減する
ことができる。すなわち金属配線層１０７〜１１
０と第１のイオン打込層１１５との間の容量と、
第１のイオン打込層１１５と第２のイオン打込層
１１６により形成されるPN接合ダイオードの逆
バイアスの容量とが直列接続されて、金属配線と
電源の間に入るためである。
なお、第１層金属配線下の絶縁膜１１４の材質
は、第１層金属配線と第２層金属配線の間の絶縁
膜１１３の材質と同じであつても、あるいはまつ
たく別の材質であつてもかまわない。本質的に
は、基剤材質よりも比誘電率が低く、電気的に絶
縁可能な材質であればよい。このような絶縁膜の
材料としては、SiO2、PSG、PIQ等を用いること
ができ、その膜厚としては3000Å〜6000Å程度が
好ましい。
は、第１層金属配線と第２層金属配線の間の絶縁
膜１１３の材質と同じであつても、あるいはまつ
たく別の材質であつてもかまわない。本質的に
は、基剤材質よりも比誘電率が低く、電気的に絶
縁可能な材質であればよい。このような絶縁膜の
材料としては、SiO2、PSG、PIQ等を用いること
ができ、その膜厚としては3000Å〜6000Å程度が
好ましい。
また、イオン打込層１１５の導電性はＰ型であ
つてもＮ型であつてもよい。さらに、その下に第
２のイオン打込層をもうける場合は、第１のイオ
ン打込層と逆の導電性を示すものであればよい。
Ｐ型の導電性を示すイオン打込層を形成するため
の不純物としては、マグネシウム（Mg）、ベリ
ウム（Be）、アエン（Zn）等を用いることがで
き、Ｎ型の導電性を示すイオン打込層を作成する
ための不純物としては、シリコン（Si）、セレン
（Se）、イオン（Ｓ）等を用いることができる。
これらのイオン打込層の膜厚としては、2000Å〜
5000Å程度が好ましい。なお、これらのイオン打
込層は、本質的には抵抗率が数100Ω／cm3以下で
あるような低インピーダンス特性を示す活性層で
あればよいので、拡散等の手段で形成してもよ
い。
つてもＮ型であつてもよい。さらに、その下に第
２のイオン打込層をもうける場合は、第１のイオ
ン打込層と逆の導電性を示すものであればよい。
Ｐ型の導電性を示すイオン打込層を形成するため
の不純物としては、マグネシウム（Mg）、ベリ
ウム（Be）、アエン（Zn）等を用いることがで
き、Ｎ型の導電性を示すイオン打込層を作成する
ための不純物としては、シリコン（Si）、セレン
（Se）、イオン（Ｓ）等を用いることができる。
これらのイオン打込層の膜厚としては、2000Å〜
5000Å程度が好ましい。なお、これらのイオン打
込層は、本質的には抵抗率が数100Ω／cm3以下で
あるような低インピーダンス特性を示す活性層で
あればよいので、拡散等の手段で形成してもよ
い。
以上説明したように、本発明によれば、第１層
の金属配線下に基板材料よりも比誘電率の低い材
質の絶縁層を配置し、さらにその下の基板に１層
または２層のイオン打込層をもうけることによ
り、金属配線間のクロストーク雑音を低減できる
と共に、寄生容量も低減することができる。これ
により、集積回路の高速動作を達成できる効果が
ある。
の金属配線下に基板材料よりも比誘電率の低い材
質の絶縁層を配置し、さらにその下の基板に１層
または２層のイオン打込層をもうけることによ
り、金属配線間のクロストーク雑音を低減できる
と共に、寄生容量も低減することができる。これ
により、集積回路の高速動作を達成できる効果が
ある。
しかも、本発明は、従来の製造工程にフオトマ
スクを１枚（第３図の構造にする場合は２枚）を
追加するだけで容易に実現でき、製造工程に大幅
な変更を必要としない。
スクを１枚（第３図の構造にする場合は２枚）を
追加するだけで容易に実現でき、製造工程に大幅
な変更を必要としない。
なお、本発明の適用範囲は上述したGaAs集積
回路にとどまらず、基板が半絶縁性を示すような
集積回路であれば適用可能である。
回路にとどまらず、基板が半絶縁性を示すような
集積回路であれば適用可能である。
第１図は従来のGaAs集積回路の構造を示す断
面図、第２図は本発明によるGaAs集積回路の一
実施例の断面図、第３図は本発明の他の実施例を
示す断面図である。 １００……GaAs基板、１０７〜１１０……金
属配線、１１４……絶縁膜、１１５……第１のイ
オン打込層、１１６……第２のイオン打込層。
面図、第２図は本発明によるGaAs集積回路の一
実施例の断面図、第３図は本発明の他の実施例を
示す断面図である。 １００……GaAs基板、１０７〜１１０……金
属配線、１１４……絶縁膜、１１５……第１のイ
オン打込層、１１６……第２のイオン打込層。
Claims (1)
- 【特許請求の範囲】 １ 集積回路を構成するために半絶縁性基板に設
けられた複数の回路素子と、上記半絶縁性基板上
に設けられ、上記回路素子間を接続するために、
互いに近接して略平行に配置された複数の配線を
有する第１層の配線とを備えた半導体集積回路に
おいて、 上記半絶縁性基板と上記第１層の配線との間に
設けられた絶縁膜と、 上記第１層の配線のうち少なくとも互いに近接
して略平行に配置された複数の配線下の上記半絶
縁性基板内に形成された低インピーダンスの活性
層とを備えたことを特徴とする半導体集積回路。 ２ 上記活性層がイオン打込により形成されてな
ることを特徴とする特許請求の範囲第１項記載の
半導体集積回路。 ３ 上記活性層が互いに逆の導電性を有する２つ
のイオン打込層からなることを特徴とする特許請
求の範囲第１項に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57005918A JPS58123753A (ja) | 1982-01-20 | 1982-01-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57005918A JPS58123753A (ja) | 1982-01-20 | 1982-01-20 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58123753A JPS58123753A (ja) | 1983-07-23 |
| JPH0481335B2 true JPH0481335B2 (ja) | 1992-12-22 |
Family
ID=11624267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57005918A Granted JPS58123753A (ja) | 1982-01-20 | 1982-01-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58123753A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0624223B2 (ja) * | 1983-12-09 | 1994-03-30 | 株式会社東芝 | マイクロ波集積回路装置 |
| JPH07120706B2 (ja) * | 1986-06-27 | 1995-12-20 | 日本電信電話株式会社 | 半導体集積回路の配線構造 |
| US5942773A (en) * | 1996-06-04 | 1999-08-24 | Fujitsu Limited | Field effect transistor with reduced delay variation |
| JP3416537B2 (ja) | 1998-11-13 | 2003-06-16 | 富士通カンタムデバイス株式会社 | 化合物半導体装置及びその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5141977A (ja) * | 1974-10-07 | 1976-04-08 | Suwa Seikosha Kk | Handotaisochi |
| JPS5643757A (en) * | 1979-09-18 | 1981-04-22 | Nec Corp | Gallium arsenic type integrated circuit |
-
1982
- 1982-01-20 JP JP57005918A patent/JPS58123753A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58123753A (ja) | 1983-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5159416A (en) | Thin-film-transistor having schottky barrier | |
| JP3201520B2 (ja) | トランジスタ | |
| JP3456913B2 (ja) | 半導体装置 | |
| JPS6153861B2 (ja) | ||
| US4947228A (en) | Integrated circuit power supply contact | |
| JP2001230423A (ja) | Ｓｏｉｍｏｓｆｅｔデバイスおよびその形成方法 | |
| HK1002542B (en) | Integrated circuit power supply contact | |
| US11062765B2 (en) | Semiconductor integrated circuit device | |
| US6023095A (en) | Semiconductor device and manufacture method thereof | |
| US20020093052A1 (en) | Semiconductor device | |
| JPH05347412A (ja) | 半導体集積回路 | |
| JPH0481335B2 (ja) | ||
| JPH0360149A (ja) | ダイオードより成るｖｄｍｏｓ／論理集積回路 | |
| JP3185441B2 (ja) | 高周波高出力電界効果トランジスタ | |
| JP2751658B2 (ja) | 半導体装置 | |
| JPS6249734B2 (ja) | ||
| JPS6362904B2 (ja) | ||
| JPS5944784B2 (ja) | 相補型ｍｏｓ半導体装置 | |
| JPS632152B2 (ja) | ||
| JP2680846B2 (ja) | 半導体記憶装置 | |
| JP2601664B2 (ja) | 絶縁ゲート型電界効果半導体装置 | |
| KR950010286B1 (ko) | 반도체 집적 회로의 장치 | |
| JP3063179B2 (ja) | 半導体メモリ装置 | |
| JPS6331106B2 (ja) | ||
| JP2003303834A (ja) | 半導体装置 |