JPS6130351B2

JPS6130351B2 -

Info

Publication number: JPS6130351B2
Application number: JP617281A
Authority: JP
Inventors: Fujio Masuoka
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1981-01-19
Filing date: 1981-01-19
Publication date: 1986-07-12
Also published as: JPS57120296A

Description

【発明の詳細な説明】この発明はデータの電気的消去が可能なプログ
ラマブルROMに好適な半導体記憶装置に関す
る。

EP−ROM（Erasable Programable−ROM）
は製造後にデータの書き込みあるいは消去が可能
であり、これを大きく別けると紫外線消去型のも
のと電気的消去型のものの２つになる。このうち
紫外線消去型のEP−ROMは１つのメモリセルを
１つのトランジスタで構成することができるため
に高集積化が可能であり、現在までに32Kビツト
および64Kビツトの集積度を持つものが開発され
ている。しかしながらこの紫外線消去型のものは
紫外線を通すパツケージを必要とするため、価格
が高価となる。一方、電気的消去型のものは（こ
れを特にE²P−ROM（Electrically Erasable Ｐ
−ROM）と称する）、１つのメモリセルを最低２
つのトランジスタで構成するために、集積度をあ
まり高くすることはできず、現在までに16Kビツ
トの集積度を持つものまでしか発表されていな
い。しかしこの電気的消去型のものはパツケージ
として安価なプラスチツクが使用可能なため、製
造コストを低くすることができるという利点をも
つている。

このうち第１図は、1980年２月、ISSCCにお
いて発表された、１つのメモリセルを２つのトラ
ンジスタで構成した従来のE²P−ROMの１つの
メモリセル部分を示す構成図である。図において
１はデイジツト線、２は選択線、３はデータプロ
グラム線であり、デイジツト線１と接地電位点と
の間には、ビツト選択用のMOSトランジスタ４
とデータ記憶用でコントロールゲートとフローテ
イングゲートを持つ二重ゲート型のMOSトラン
ジスタ５とが直列接続されている。そして上記一
方のMOSトランジスタ４のゲートは上記選択線
２に接続され、他方のMOSトランジスタ５のコ
ントロールゲートは上記データプログラム線３に
接続される。

このような構成でなる従来のE²P−ROMには
次のような欠点がある。

第１図から明らかなように、１つのメモリセ
ルを２つのトランジスタによつて構成している
ため、紫外線消去型のものに比較して素子数は
２倍、集積度は1/2となり、集積化するには不
利である。

データの書込みおよび消去の際に正負両極性
の電圧が必要であり、印刷配線板等に実装した
場合、電気的にデータの書き換えを行なうため
には、正負両極性の電源が必要である。

ワード単位、全ビツト単位で同時にデータを
消去するのが困難である。

短時間で全ビツトのデータを消去するのが困
難である。

５ボルト単一電源でデータを消去することが
不可能である。

この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは、上記従
来の欠点を除去することができるとともに、特に
データ消去時に浮遊ゲートから電子を余分に排出
し過ぎることのない半導体記憶装置を提供するこ
とにある。

以下図面を参照してこの発明の一実施例を説明
する。第２図ａないしｄはこの発明に係る半導体
記憶装置のメモリセル４ビツト分を示すものであ
り、第２図ａはパターン平面図、第２図ｂは同図
ａの−′線に沿う構造断面図、第２図ｃは同
図ａの−′線に沿う構造断面図、第２図ｄは
同図ａの−′線に沿う構造断面図である。第
２図において１１はＰ型シリコンからなる半導体
基板であり、この基板１１の表面にはゲート絶縁
膜１２ａ，１２ｂ，１２ｃ，１２ｄが一定の間隔
でXYマトリクス状に配置形成されている。さら
に上記基板１１の表面には、図中上下方向に隣り
合う２箇所のゲート絶縁膜１２ａと１２ｃ、１２
ｂと１２ｄを対とし、このゲート絶縁膜対相互間
にはフイールド絶縁膜１３が形成されている。ま
たこのフイールド絶縁膜１３上には、Ｐあるいは
Asを含むをポリシリコンからなる第１層目の導
電体層１４が形成されている。さらに上記各ゲー
ト絶縁膜１２ａ，１２ｂ，１２ｃ，１２ｄ上に
は、ポリシリコンからなる第２層目の導電体層１
５ａ，１５ｂ，１５ｃ，１５ｄそれぞれが互いに
分離して形成されている。そして図中第１層目の
導電体層１４に対して左側に位置している２箇所
の第２層目の導電体層１５ａ，１５ｃの各右側端
部は、絶縁膜１６を介して上記第１層目の導電体
層１４の左側端部と重なり合つている。また導電
体層１４に対して右側に位置している２箇所の第
２層目の導電体層１５ｂ，１５ｄの各左側端部
は、上記絶縁膜１６を介して導電体層１４の右側
端部と重なり合つている。さらにまた図中左右の
方向に隣り合う第２層目の導電体層１５ａ，１５
ｂ上にはこれを覆うように絶縁膜１７を介して、
この両導電体層１５ａ，１５ｂとほぼ同じ幅に設
定されたポリシリコンからなる第３層目の導電体
層１８Ａが形成されると共に、これと同様に図中
左右の方向に隣り合う第２層目の導電体層１５
ｃ，１５ｄ上にはこれを覆うように、上記絶縁膜
１７を介して、この両導電体層１５ｃ，１５ｄと
ほぼ同じ幅に設定されたポリシリコンからなるも
う一つの第３層目の導電体層１８Ｂが形成されて
いる。そしてまた、図中上下方向に隣り合う２箇
所のゲート絶縁膜１２ａと１２ｃとの間の基板１
１の表面領域には、N⁺型半導体層１９Ａが形成
され、これと同様に２箇所のゲート絶縁膜１２ｂ
と１２ｄとの間の基板１１の表面領域には、N⁺
型半導体層１９Ｂが形成されている。さらに各ゲ
ート絶縁膜１２ａ，１２ｂ，１２ｃ，１２ｄに対
して、上記N⁺型半導体導体層１９Ａあるいは１
９Ｂ形成側とは反対側の基板１１の表面領域に
は、連続したN⁺型半導体層１９Ｃが形成されて
いる。また上記第３層目の導電体層１８Ａ，１８
Ｂ上には、絶縁膜２０を介してAlからなる第４
層目の導電体層２１Ａ，２１Ｂが形成されてい
て、このうちの一方の導電体層２１Ａと前記N⁺
型半導体層１９Ａとがコンタクトホール２２Ａに
よつて接続され、他方の導電体層２１Ｂと前記
N⁺型半導体層１９Ｂとがもう一つのコンタクト
ホール２２Ｂによつて接続されている。そして前
記N⁺型半導体層１９Ｃは基準電位点たとえば接
地電位点に接続されている。

また第２図ａにおいて記号ABCDを付して示す
破線で囲こまれた領域はこの半導体記憶装置の１
ビツト分のメモリセルを示し、このメモリセルは
第２図ｂから明らかなように、第２層目の導電体
層１５をフローテイングゲート（浮遊ゲート）、
第３層目の導電体層１８をコントロールゲート
（制御ゲート）、第１層目の導電体層１４をイレー
スゲート（消去ゲート）とするMOSトランジス
タから構成され、さらに第２図ｂに示す２ビツト
分をみた場合、上記コントロールゲートとイレー
スゲートはそれぞれ共通であり、イレースゲート
に関して左右対称に構成された一対のMOSトラ
ンジスタから構成されている。そして上記コント
ロールゲートは絶縁膜を介して半導体基板１１上
に設けられ、またフローテイングゲートとイレー
スゲートは上記コントロールゲートと基板１１に
よつて挾まれた絶縁膜内に並設された構成となつ
ている。またイレースゲートはフイールド絶縁膜
１３上に形成されているため、各フローテイング
ゲートとイレースゲートとの重なり合つている部
分はフイールド領域内に存在することになる。さ
らに第２図ｂに示すように、上記重なり合つてい
る部分において、第２層目の導電体層１５すなわ
ちフローテイングゲートが、第１層目の導電体層
１４すなわちイレースゲートの上部に位置し、基
板１１と導電体層１４との間の距離が基板１１と
導電体層１５との間の距離よりも短かくなつてい
る。

第３図は上記第２図に示す半導体記憶装置の等
価回路図である。図において３１，３２は前記第
４層目の導電体層２１Ａ，２１Ｂからなるデイジ
ツト線、３３，３４は前記第１層目の導電体層１
４が延長されて形成された消去線、３５，３６は
前記第３層目の導電体層１８Ａ，１８Ｂが延長さ
れて形成された選択線である。またＭ１〜Ｍ４は
メモリセルであり、各メモリセルはコントロール
ゲートCG、フローテイングゲートFG、イレース
ゲートEG、ドレインＤおよびソースＳから構成
され、メモリセルＭ１，Ｍ２のドレインＤは上記
一方のデイジツト線３１に、メモリセルＭ３，Ｍ
４のドレインＤは他方のデイジツト線３２に、そ
してすべてのメモリセルのソースＳは接地電位点
にそれぞ接続される。

次に上記第３図に示す等価回路を用いて、この
発明の半導体記憶装置の作用を説明する。いま、
第３図中のメモリセルＭ１に注目すると、初期状
態ではこのメモリセルＭ１のフローテイングゲー
トFGには電子が注入されておらず、そのしきい
電圧Ｖ_THは低い状態になつている。

このメモリセルＭ１にデータを書き込む場合に
は、選択線３５に正極性の高電圧たとえば＋20ボ
ルトを、デイジツト線３１に正極性の高電圧たと
えば＋20ボルトをそれぞれ印加することにより、
メモリセルＭ１のソースＳからドレインＤに向つ
て熱電子の流れが生じ、ソース・ドレイン間すな
わちチヤネル領域からこの熱電子がフローテイン
グゲートFGに注入される。これによつてこのメ
モリセルＭ１のしきい電圧Ｖ_THが上昇する。なお
このデータ書き込みの時、消去線３３には高電圧
たとえば＋20ボルトのパルスを印加するか、ある
いは＋５ボルト、０ボルトの直流電圧を印加して
もよいし、あるいは開放にしてもよい。

次にこのメモリセルＭ１からデータを読み出す
場合には、選択線３５が選択されてメモリセルＭ
１のコントロールゲートCGに高レベル信号（＋
５ボルト）が印加される。この高レベル信号が印
加された時、しきい電圧Ｖ_THが低くければ、この
メモリセルＭ１はオンし、一方のデイジツト線３
１からメモリセルＭ１を通り接地電位点に向つて
電流が流れる。一方、上記高レベル信号が印加さ
れた時、しきい電圧Ｖ_THが高ければ、このメモリ
セルＭ１はオフとなり電流は流れない。この時、
メモリセルＭ１を介して電流が流れる状態を論理
“１”レベル、電流が流れない状態を論理“０”
レベルとすれば、この装置は記憶装置として使用
することができる。またフローテイングゲート
FGは前記したように、その周囲を絶縁膜によつ
て取り囲まれ他とは絶縁分離されているので、こ
こにいつたん注入された電子は通常の使用状態に
おいては外に逃げることができず、したがつてデ
ータ不揮発性の記憶装置として使用することがで
きる。

また一度書き込まれたデータを消去する場合に
は、選択線３５およびデイジツト線３１それぞれ
を０ボルトに設定し、消去線３３に高電圧たとえ
ば＋40ボルトのパルス電圧を印加する。このよう
な電圧を印加することにより、メモリセルＭ１の
フローテイングゲートFGとイレースゲートEGと
の間にフイールドエミツシヨン（電界放出）が生
じて、いままでフローテイングゲートFGに蓄積
されていた電子がイレースゲートEGおよび消去
線３３を介して外部に排出される。この結果、こ
のメモリセルＭ１のしきい電圧Ｖ_THは、初期状態
と同様に低い状態に戻る。

このように上記半導体記憶装置では、通常の二
重ゲート型のMOSトランジスタのフローテイン
グゲートに対してイレースゲートを並設して１ビ
ツト分のメモリセルを構成するようにしたので、
次のような種々の効果を得ることができる。

１つのメモリセルを１つのトランジスタで構
成することができ、しかもデータの電気的消去
が行なえる。したがつて電気的消去型のEP−
ROMとして紫外線消去型と同程度の集積度を
もつものが実現できる。またパツケージとして
安価なプラスチツクのものが使用できるため低
コストである。

データの書き込み、消去および読み出しを単
一極性の電源で行なうことができる。すなわ
ち、書き込み時には＋20ボルト、消去時には＋
５ボルトの正極性の電源があればよく、また５
ボルトの電圧から昇圧回路によつて＋20ボル
ト、＋40ボルトを得るようにすれば電源は＋５
ボルトの一つで済ませることもできる。したが
つて印刷配線等に実装した状態でデータの書き
込み、消去および読み出しが可能である。

ビツト選択用のトランジスタがないので、ワ
ード単位、全ビツト単位で同時にデータを消去
することができる。

データ消去の際フイールドミツシヨンを利用
しているので、短時間で消去が可能である。

３層のポリシリコン構造を形成するのみで他
のプロセスを必要としないので、通常のシリコ
ンゲートプロセスを用いて製造が可能である。

次に第２図に示す半導体記憶装置を製造するた
めの製造方法の一例を、第４図ａないしｅに示す
パターン平面図および第５図ａないしｅに示すそ
れらの−′線に沿う断面図を用いて説明す
る。まず、第４図ａおよび第５図ａに示すよう
に、Ｐ型シリコンからなる半導体基板１１の表面
に光触刻法により絶縁膜を１μｍ成長させてフイ
ールド絶縁膜１３，１３′を形成し、さらに第４
図ａ中の斜線を付した領域にＰあるいはAsをイ
ンプラテーシヨン法あるいは拡散法によつて拡散
し、N⁺型半導体層１９c′を形成する。上記拡散
終了後、上記フイールド絶縁膜１３，１３′形成
領域以外の領域の基板１１表面を露出させた後、
ここに熱酸化法によつて、前記ゲート絶縁膜１２
を構成するための1000〜2000Åと比較的膜厚の薄
い熱酸化膜２３を形成する。次に基板１１の全体
に6000Åの厚みのポリシリコンを成長させ、これ
にＰあるいはAsをドーピングした後、光触刻法
によつて第４図ｂの実線領域に第１層目の導電体
層１４を形成する。ここで隣り合うフイールド絶
縁膜１３′上には上記第１層目の導電体層１４を
形成していない例を示しているが、これは必要に
応じて形成してもよい。次に上記第１層目の導電
体層形成後、第４図ｃおよび第５図ｃに示すよう
に、熱酸化法によつて500Åの厚さの絶縁膜１６
を成長させ、さらにこれに続いてCVD法により
5000Åの厚さのポリシリコン膜を成長させ、これ
を光触刻法を適用してフローテイングゲートとし
ての第２層目の導電体層１５ａ，１５ｂ，１５
ｃ，１５ｄを形成する。ここで第５図ｃには、図
から明らかなようにフローテイングゲートとなる
導電体層１５ａ，１５ｂのフイールド絶縁膜１３
上に延在する一方側の端部のみが絶縁膜１６を介
して第１層目の導電体層１４と少なくとも一部が
重なり合う例を示した。そして導電体層１５ａ，
１５ｂの他端については導電体層１４と重なり合
つていない。フローテイングゲート形成後、第４
図ｄおよび第５図ｄに示すように、熱酸化法によ
つて1000〜2000Åの厚さの絶縁膜１７を形成し、
その上にポリシリコンを堆積形成しこれに光触刻
法を適用してコントロールゲートとなる第３層目
の導電体層１８Ａ，１８Ｂを形成すると同時に第
２層目の導電体層１５ａ，１５ｂ，１５ｃ，１５
ｄをセルフアラインにより形成する。次に第４図
ｅ中の斜線を付した領域にＰあるいはAsを拡散
してN⁺型半導体層１９Ａ，１９Ｂ，１９Ｃを形
成する。さらに第４図ｅおよび第５図ｅに示すよ
うに、基板１１全体に絶縁膜２０およびAl膜を
連続して堆積形成し、このAl膜に光触刻法を適
用して第４層目の導電体層２１Ａ，２１Ｂを形成
すると共に、コンタクトホール２２Ａ，２２Ｂに
よつて上記N⁺型半導体層１９Ａ，１９Ｂそれぞ
れと接続することにより半導体記憶装置は完成す
る。

第６図ａないしｃはこの発明に係る半導体記憶
装置の他の構成を示すものであり、第６図ａはパ
ターン平面図、第６図ｂは同図ａの−′線に
沿う構造断面図、第６図ｃは同図ａの−′線
に沿う構造断面図である。

第６図において１１１はＰ型シリコンからなる
半導体基板であり、この基板１１１の表面にはゲ
ート絶縁膜１１２ａ〜１１２ｆが一定の間隔で
XYマトリクス状に配置形成されている。さらに
上記基板１１１の表面には、図中上下方向に隣り
合う各箇所のゲート絶縁膜１１２ａと１１２ｄ，
１１２ｂと１１２ｅ，１１２ｃと１１２ｆを対と
し、このゲート絶縁膜対相互間にはフイールド絶
縁膜１１３，１１３′が形成されている。また上
記１箇所のフイールド絶縁膜１１３上には、Ｐあ
るいはAsを含むポリシリコンからなる第１層目
の導電体層１１４が形成されている。さらに上記
各ゲート絶縁膜１１２ａ〜１１２ｆ上には、ポリ
シリコンからなる第２層目の導電体層１１５ａ〜
１１５ｆそれぞれが互いに分離して形成されてい
る。そして図中第１層目の導電体層１１４に対し
て左側に位置している２箇所の第２層目の導電体
層１１５ｂ，１１５ｃの各右側端部は、絶縁膜１
１６を介して上記第１層目の導電体層１１４の左
側端部と重なり合つている。また導電体層１１４
に対して右側に位置している２箇所の第２層目の
導電体層１１５ｃ，１１５ｆの各左側端部は、上
記絶縁膜１１６を介して導電体層１１４の右側端
部と重なり合つている。さらにまた図中左右の方
向に隣り合う第２層目の導電体層１１５ａ，１１
５ｂ，１１５ｃ上には、これを覆うように絶縁膜
１１７を介して、これら各導電体層１１５ａ，１
１５ｂ，１１５ｃとほぼ同じ幅に設定されたポリ
シリコンからなる第３層目の導電体層１１８Ａが
形成されると共に、これと同様に図中左右の方向
に隣り合う第２層目の導電体層１１５ｄ，１１５
ｅ，１１５ｆ上には、これを覆うように上記絶縁
膜１１７を介して、これら各導電体層１１５ｄ，
１１５ｅ，１１５ｆとほぼ同じ幅に設定されたポ
リシリコンからなるもう１つの第３層目の導電体
層１１８Ｂが形成されている。そしてまた、図中
上下方向に隣り合う２箇所のゲート絶縁膜１１２
ａと１１２ｄとの間の基板１１１の表面領域には
N⁺型半導体層１１９Ａが形成され、また２箇所
のゲート絶縁膜１１２ｂと１１２ｃとの間の基板
１１１の表面領域にはN⁺型半導体層１１９Ｂ
が、同様に２箇所のゲート絶縁膜１１２ｃと１１
２ｅとの間の基板１１１の表面領域にはN⁺型半
導体層１１９Ｃが形成されている。さらに各ゲー
ト絶縁膜１１２ａ〜１１２ｅに対して、上記N⁺
型半導体層１１９Ａ，１１９Ｂ，１１９Ｃ形成側
とは反対側の基板１１１の表面領域には、連続し
たN⁺型半導体層１１９Ｄが形成されている。ま
た上記第３層目の導電体層１１８Ａ，１１８Ｂ上
には、絶縁膜１２０を介してAlからなる配線層
１２１Ａ，１２１Ｂ，１２１Ｃ，１２１Ｄが形成
されていて、このうち１つの配線層１２１Ａと前
記N⁺型半導体層１１９Ａとがコンタクトホール
１２２Ａによつて接続され、配線層１２１Ｂと
N⁺型半導体層１１９Ｂとがコンタクトホール１
２２Ｂによつて接続され、配線層１２１Ｃと前記
第１層目の導電体層１１４とがコンタクトホール
１２２Ｃによつて接続され、また配線層１２１Ｄ
とN⁺型半導体層１１９Ｃとがコンタクトホール
１２２Ｄによつて接続されている。そして前記
N⁺型半導体層１１９Ｄは基準電位点たとえば接
地電位点に接続されている。

また第６図ａにおいて記号ABCDを付して示す
破線で囲こまれた領域はこの半導体記憶装置の１
ビツト分のメモリセルを示し、このメモリセルは
第２層目の導電体層１１５をフローテイングゲー
ト（浮遊ゲート）、第３層目の導電体層１１８を
コントロールゲート（制御ゲート）、第１層目の
導電体層１１４をイレースゲート（消去ゲー
ト）、N⁺型半導体層１１９Ｂをドレイン、N⁺型半
導体層１１９ＤをソースとするMOSトランジス
タから構成され、さらに第６図ｂに示す２ビツト
分をみた場合、上記コントロールゲートとイレー
スゲートはそれぞれ共通であり、イレースゲート
に関して左右対称に構成された一対のMOSトラ
ンジスタから構成されている。そして上記コント
ロールゲートは絶縁膜を介して半導体基板１１１
上に設けられ、またフローテイングゲートとイレ
ースゲートは上記コントロールゲートと基板１１
１によつて挾まれた絶縁膜内に並設された構成と
なつている。またイレースゲートはフイールド絶
縁膜１１３上に形成されているため、各フローテ
イングゲートとイレースゲートとの重なり合つて
いる部分はフイールド領域内に存在することにな
る。さらに第６図ｂに示すように、上記重なり合
つている部分において、第２層目の導電体層１１
５すなわちフローテイングゲートが、第１層目の
導電体層１１４すなわちイレースゲートの上記に
位置し、基板１１１と導電体層１１４との間の距
離が基板１１１と導電体層１１５との間の距離よ
りも短かくなつている。また第６図ａから明らか
なように、前記第１層目の導電体層１１４は４ビ
ツトのメモリセルに対して１箇所だけ設けられ、
この各１箇所の導電体層１１４は１箇所のコンタ
クトホール１２２Ｃで前記配線層１２１Ｃと接続
されている。

上記第６図に示す半導体記憶装置の等価回路図
は前記第３図に示すものと同様であり、その作用
も同様であるので説明は省略する。

また上記第６図の装置では前記第２図の装置の
もつ〜の効果の他に、次の〜の効果も得
ることができる。

イレースゲート（第１層目の導電体層１４）
を構成するポリシリコンによつて配線をするの
ではなく、Alからなる配線層２１Ｃによつて
消去線を配線形成するようにしたので、この消
去線と基板との間の絶縁膜の厚さを比較的厚く
することができ、したがつて消去線に高い電圧
を印加してもリークが発生することはない。

イレースゲートと配線層２１Ｃとを接続する
コンタクトホールは、メモリセル４ビツトに１
箇所設ければよいので、１ビツト当りのコンタ
クト数は1/4であり高集積化が可能である。

データ書き込み時には熱電子の注入を、消去
時にはフイールドエミツシヨンをそれぞれ利用
するため、フローテイングゲートの周囲の絶縁
膜は比較的厚いものが使用でき、不揮発特性す
なわちデータ保持特性は良好となる。

次に第６図に示す半導体記憶装置を製造するた
めの製造方法の一例を、第７図ａないしｅに示す
パターン平面図および第８図ａないしｅに示すそ
れらの−′線に沿う断面図を用いて説明す
る。まず、第７図ａおよび第８図ａに示すよう
に、Ｐ型シリコンからなる半導体基板１１１の表
面に光触刻法により絶縁膜を１μｍ成長させてフ
イールド絶縁膜１１３，１１３′を形成する。な
おこのとき、フイールド絶縁膜１１３，１１３′
間には膜厚の薄い絶縁膜１２３が形成されてい
る。次に基板１１１の全面に6000Åの厚みにポリ
シリコンを成長させ、これにＰあるいはAsをド
ーピングした後、光触刻法によつて第７図ｂ中実
線で示すように上記１箇所のフイールド絶縁膜１
１３上に第１層目の導電体層１１４を形成する。
ここで隣り合うフイールド絶縁膜１１３′上には
上記導電体層１１４を形成していない例を示して
いるが、これは必要に応じて形成してもよい。次
に第１層目の導電体層１１４形成後、第７図ｃお
よび第８図ｃに示すように、熱酸化法によつて
500Åの厚さの酸化膜を成長させて前記ゲート絶
縁膜１１２ａ〜１１２ｆおよび絶縁膜１１６を形
成し、さらにこれに続いてCVD法により5000Å
の厚さにポリシリコンを成長させ、これを光触刻
法を適用してフローテイングゲートとしての第２
層目の導電体層１１５ａ〜１１５ｆを形成する。
ここで第８図ｃには、図から明らかなように、フ
ローテイングゲートとなる導電体層１１５ｂ，１
１５ｃのフイールド絶縁膜１１３上に延在する一
方側の端部のみが絶縁膜１１６を介して第１層目
の導電体層１１４と少なくとも一部が重なり合う
例を示した。そして導電体層１１５ｂ，１１５ｃ
の他端については導電体層１１４と重なり合つて
いない。フローテイングゲート形成後は、第７図
ｄおよび第８図ｄに示すように、熱酸化法によつ
て1000Å〜2000Åの厚さの絶縁膜１１７を形成
し、その上にポリシリコンを堆積形成し、これに
光触刻法を適用してコントロールゲートとなる第
３層目の導電体層１１８Ａ，１１８Ｂを形成する
と同時に第２層目の導電体層１１５ａ〜１１５ｆ
をセルフアラインにより形成する。次に第７図ｅ
中の斜線を付した領域にＰあるいはAsを拡散し
てドレインとなるN⁺型半導体層１１９Ａ，１１
９Ｂ，１１９ＣおよびソースとなるN⁺型半導体
層１１９Ｄそれぞれを形成する。さらに第７図ｅ
および第８図ｅに示すように、基板１１１全体に
絶縁膜１２０およびAl膜を連続して堆積形成
し、このAl膜に光触刻法を適用して配線層１２
１Ａ，１２１Ｂ，１２１Ｃ，１２１Ｄを形成す
る。なおこのとき予めコンタクトホール１２２
Ａ，１２２Ｂ，１２２Ｃ，１２２Ｄを開孔してお
き、コンタクトホール１２２Ａ，１２２Ｂ，１２
２ＤそれぞれによつてN⁺型半導体層１１９Ａ，
１１９Ｂ，１１９Ｃと配線層１２１Ａ，１２１
Ｂ，１２１Ｄそれぞれを、コンタクトホール１２
２Ｃによつて第１層目の導電体層１１４と配線層
１２１Ｃとを接続することによりこの半導体記憶
装置は完成する。

ところで前記第３図に示す等価回路において、
データを消去する場合にフローテイングゲート
FGから電子を排出し過ぎると、そのメモリセル
はエンハンスメント型ではなくデイプレツシヨン
型になる。

第９図は一般のMOSトランジスタの特性を示
すもので、横軸にはゲート電圧（第３図ではコン
トロールゲートCGの電圧に相当）Ｖ_Gを、縦軸に
は√_D（ただしＩ_Dはドレイン電流）をそれぞれ
とつたものである。第９図中の特性曲線イはデー
タの書き込みを行なわないときのものでありエン
ハンスメント型の特性となつている。また第９図
中の特性曲線ロはこのエンハンスメント型のもの
にデータの書き込みを行なつてしきい電圧を上昇
させた場合のものである。そしてこの特性曲線ロ
のものから正常に消去を行なつた場合には元のエ
ンハンスメント型の特性曲線イに戻ることにな
る。しかしながら特性曲線ロの状態で消去し、そ
のフローテイングゲートFGから電子が過剰に排
出されると、特性曲線イの状態を通り越してデイ
プレツシヨン型の特性曲線ハに移行してしまう。

ここで第３図において一つのメモリセルたとえ
ばメモリセルＭ１のデータを読み出す場合、デイ
ジツト線３１が選択されてここに高レベル信号が
印加されると共に選択線３５が選択されてここに
高レベル信号が印加され、このときこのメモリセ
ルＭ１に電流が流れるか否かによつてデータが読
み出される。一方、このとき選択線３６は非選択
状態であるため、低レベルに設定されている。そ
して仮にメモリセルＭ２がデイプレツシヨン型に
なつていれば、このメモリセルＭ２は非選択であ
るにもかかわらずオンし、電流が流れるため、選
択されているメモリセルＭ１からのデータの読み
出しは不可能になる。

第１０図はこの発明に係る半導体記憶装置の一
実施例を示すもので、前記第２図または第６図に
示す半導体記憶装置を用いて、データ消去の際に
各メモリセルがデイプレツシヨン型にならず常に
エンハンスメント型に戻るようなＭ×Ｎビツトの
半導体記憶装置を構成したものである。図におい
てM₁₁，……Ｍ_1M，……Ｍ_NMは、列方向にＭ個、
行方向にＮ個マトリクス状に配置形成された各１
ビツトのメモリセルであり、これら各メモリセル
はコントロールゲートCG、フローテイングゲー
トFG、イレースゲートEG、ドレインＤおよびソ
ースＳから構成される。そして同一列に配置され
た各Ｍ個のメモリセルのドレインＤは、Ｎ本の各
デイジツト線４１_１〜４１_Nそれぞれに共通接続
されている。また上記Ｎ本のデイジツト線４１_１
〜４１_Nは、列アドレスが入力されデータ読み出
し時あるいはデータ書き込み時にその列アドレス
に応じてＮ本の出力線４２_１〜４２_Nのうち一つ
を選択し、この選択した出力線のみから高レベル
信号たとえば＋５、＋20ボルトを出力し、選択し
ない残りの出力線すべてから低レベル信号、たと
えば０ボルトを出力する列デコーダ４３の各出力
線４２_１〜４２_Nに、それぞれ各センスアンプ
SA₁〜SA_Nを介して接続されている。またすべて
のメモリセルのソースＳは接地されている。

同一行に配置された各Ｎ個のメモリセルのコン
トロールゲートCGは、Ｍ本の各行線４４_１〜４
４_Mにそれぞれに接続されている。さらに上記Ｍ
本の行線４４_１〜４４_Mは、行アドレスが入力さ
れデータ読み出し時あるいはデータ書き込み時に
その行アドレスに応じて１つの出力端を選択し、
この選択した出力端のみから高レベル信号を出力
し、選択しない残りの出力端すべてから低レベル
信号を出力する行デコーダ４５の出力端に接続さ
れている。そしてさらに上記Ｍ本の各行線４４_１
〜４４_Mは、各ゲートがイレースチエツク信号EC
供給端子４６に共通接続されたＭ個の各MOSト
ランジスタ４７_１〜４７_Mそれぞれを介して接地
電位点に接続されている。

また同一列に配置された各Ｍ個のメモリセルの
イレースゲートEGは、Ｎ本の各消去線４８_１〜
４８_Nそれぞれに共通接続されている。さらに上
記Ｎ本の消去線４８_１〜４８_NはMOSトランジス
タ４９_１〜４９_Nそれぞれおよびメモリセル保護
用の抵抗５０を共通に介して、データ消去時にデ
ータ消去電圧Ｖ_E、たとえば＋40ボルトが供給さ
れる消去端子５１に接続されている。さらに上記
各MOSトランジスタ４９_１〜４９_Nには並列的に
各MOSトランジスタ５２_１〜５２_Nそれぞれが接
続されている。上記MOSトランジスタ４９_１〜
４９_Nのゲートは、前記列デコーダ４３の各出力
線４２_１〜４２_Nの電圧を昇圧する電圧昇圧回路
U₁〜Ｕ_Nの昇圧電圧出力端に接続され、また上記
MOSトランジスタ５２_１〜５２_Nのゲートは、デ
ータ消去時には低レベル、データ読み出し時およ
びデータ書き込み時には高レベルとなる消去制御
信号W.R／Ｅが供給される消去制御端子５３に共
通接続されている。

前記各センスアンプSA₁〜SA_Nは、対応する列
デコーダ４３の出力線４２が高レベルとなつてい
る時に作動してそのデイジツト線４１の電流を検
出し、デイジツト線４１に電流が流れたことを検
出すると列デコーダ４３の出力線４２を低レベル
に反転させるようなものであり、たとえば第１１
図に示すように、列デコーダ４３の出力線４２の
信号を反転するインバータINVと、このインバー
タINVの出力が低レベルの時に作動しデイジツト
線４１の電流の有無を検出する電流検出部５４
と、上記出力線４２と接地電位点との間に挿入さ
れ電流検出部５４で電流が検出された際にオン状
態となるMOSトランジスタ５５とから構成され
る。

上記第１０図のように構成された装置では、デ
ータ消去時に消去端子５１に＋40ボルトのデータ
消去電圧Ｖ_Eを、消去制御端子５３に高レベルの
消去制御信号W.R／Ｅをそれぞれ供給すると共
に、イレースチエツク信号供給端子４６に高レベ
ルのイレースチエツク信号ECを供給する。イレ
ースチエツク信号ECが高レベルであるためMOS
トランジスタ４７_１〜４７_Mはすべてオンし、す
べての行線４４_１〜４４_Mは接地電位に設定され
る。また消去制御信号W.R／Ｅが高レベルである
ため、MOSトランジスタ５２_１〜５２_Nはすべて
オフしている。このとき列デコーダ４３によつて
一つの出力線４２が選択される。たとえばこれが
図中最上部の出力線４２_１であるとすれば、この
出力線４２_１の高レベル信号は電圧昇圧回路U₁
によつて消去電圧Ｖ_Eよりもわずかに高い電圧に
昇圧されてMOSトランジスタ４９_１のゲートに
供給されるため、このMOSトランジスタ４９_１
のみがオンし、第１列目の消去線４８_１に消去電
圧Ｖ_Eが印加されることになる。したがつてこの
場合にはメモリセルM₁₁〜Ｍ_1Mのデータが一度に
消去される。

一方、上記出力線４２_１選択されてセンスアン
プSA₁に高レベル信号が供給されると、デイジツ
ト線４１_１も高レベルに設定されて、上記第１列
目のメモリセルM₁₁〜Ｍ_1Mのドレイン、ソース間
には所定の電位差が与えられる。そしてデータ消
去開始後、所定時間が経過して、各メモリセル
M₁₁〜Ｍ_1MのフローテイングゲートFGから電子が
十分排出され、その特性がエンハンスメント型か
らデイプレツシヨン型に移行し始め、いずれかの
メモリセルに電流が流れ始めると、センスアンプ
SA₁によつて出力線４２_１が低レベルに反転され
る。上記出力線４２_１が低レベルに反転すると電
圧昇圧回路U₁の出力は低レベルとなるため、い
ままでオンしていたMOSトランジスタ４９_１が
オフし、消去線４８_１への消去電圧Ｖ_Eの印加動
作は停止する。

このようにデータ消去時には、メモリセルがデ
イプレツシヨン型に移行してしまう前に消去電圧
Ｖ_Eの印加を停止するようにしたので、消去の際
に各メモリセルは常にエンハンスメント型に戻す
ことができる。また余分に消去することがないの
で、消去時に無駄な電力を消費しない。

なお、この発明は上記実施例に限定されるもの
ではなく、たとえばイレースチエツク信号ECは
データ消去電圧Ｖ_Eと同時に供給する場合につい
て説明したが、これはデータ消去電圧Ｖ_Eとイレ
ースチエツク信号ECとを交互に供給してデータ
の消去を行なうようにしてもよい。また上記実施
例では、Ｍ本の各行線４４_１〜４４_Mは各MOSト
ランジスタ４７_１〜４７_Mそれぞれを介して接地
電位点に接続して、イレースチエツク時に各メモ
リセルのコントロールゲートを接地電位に設定す
る場合について説明したが、これは各行線４４_１
〜４４_MをMOSトランジスタ４７_１〜４７_Mそれ
ぞれを介して、各メモリセルの初期のしきい電
圧、たとえばほぼ＋1.5ボルトに設定された電位
点に接続してもよい。このようにすると、各メモ
リセルがデイプレツシヨン型に移行する前に消去
動作を停止することができる。

以上説明したようにこの発明によれば、従来の
欠点を除去することができると共に、特にデータ
消去時に浮遊ゲートから電子を余分に排出し過ぎ
ることのない半導体記憶装置を提供することがで
きる。

【図面の簡単な説明】

第１図は従来のE²P−ROMの１つのメモリセ
ル部分の構成図、第２図ａないしｄはこの発明に
係る半導体記憶装置で用いられるメモリセルの第
１の実施例の構成を示すものであり、第２図ａは
パターン平面図、第２図ｂは同図ａの−′線
に沿う構造断面図、第２図ｃは同図ａの−′
線に沿う構造断面図、第２図ｄは同図ａの−
′線に沿う構造断面図、第３図は第２図に示す
装置の等価回路図、第４図ａないしｅおよび第５
図ａないしｅはそれぞれ上記第２図に示す装置を
製造そるための製造方法の一例を説明するための
もので、第４図ａないしｅはパターン平面図、第
５図ａないしｅは第４図ａないしｅの各−′
線に沿う断面図、第６図ａないしｃはこの発明に
係る半導体記憶装置で用いられるメモリセルの第
２の実施例の構成を示すものであり、第６図ａは
パターン平面図、第６図ｂは同図ａの−′線
に沿う構造断面図、第６図ｃは同図ａの−′
線に沿う構造断面図、第７図ａないしｅおよび第
８図ａないしｅはそれぞれ上記第６図に示す装置
を製造するための製造方法の一例を説明するため
のもので、第７図ａないしｅはパターン平面図、
第８図ａないしｅは第７図ａないしｅの各−
′線に沿う断面図、第９図は一般のMOSトラン
ジスタの特性図、第１０図はこの発明に係る半導
体記憶装置の一実施例の構成図、第１１図はその
一部の詳細図である。１１，１１１……半導体基板、１２，１１２…
…ゲート絶縁膜、１３，１１３……フイールド絶
縁膜、１４，１１４……第１層目の導電体層（イ
レースゲート）、１５，１１５……第２層目の導
電体層（フローテイングゲート）、１６，１１
６，１７，１１７，２０，１２０，１２３，２
４，１２４……絶縁膜、１８，１１８……第３層
目の導電体層（コントロールゲート）、１９，１
１９……N⁺型半導体層、２１……第４層目の導
電体層、１２１……配線層、２２，１２２……コ
ンタクトホール、３１，３２……デイジツト線、
３３，３４……消去線、３５，３６……選択線、
Ｍ１，Ｍ２，Ｍ３，Ｍ４……メモリセル、CG…
…コントロールゲート（制御ゲート）、FG……フ
ローテイングゲート（浮遊ゲート）、EG……イレ
ースゲート（消去ゲート）、Ｄ……ドレイン、Ｓ
……ソース、４１……デイジツト線、４２……出
力線、４３……列デコーダ、４４……行線、４５
……行デコーダ、４８……消去線。

Claims

【特許請求の範囲】

１１ビツトのメモリセルが、半導体基体上に絶
縁膜を介して設けられる制御ゲート、この制御ゲ
ートと上記基体によつて挾まれた上記絶縁膜内に
設けられる消去ゲート、上記絶縁膜内に上記消去
ゲートと並設されその端部が絶縁膜を介して消去
ゲートの少なくとも一部と重なり合つている浮遊
ゲート、ソースおよびドレインから構成され、複
数のメモリセルが行方向および列方向にマトリク
ス状に配置形成されたメモリマトリクスと、上記
メモリマトリクス内のメモリセルの制御ゲートを
行毎に共通化する行線と、上記メモリマトリクス
内のメモリセルの消去ゲートを列毎に共通化する
消去線と、データ消去時に、上記各行線の電位を
接地電位または上記各メモリセルの初期のしきい
電圧に設定する手段と、上記一つの列内に配置さ
れた複数のメモリセルを同時に選択し、この選択
した各メモリセルのソース、ドレイン間に所定電
位差を与える手段と、データ消去時に、上記選択
した列内の消去線に消去電圧を印加する手段と、
上記選択した列内の各メモリセルのソース、ドレ
イン間に流れる電流を検出し、この電流が検出さ
れた際に消去線への消去電圧の印加を停止させる
手段とを具備したことを特徴とする半導体記憶装
置。