JPS6331247A - 通信制御装置 - Google Patents
通信制御装置Info
- Publication number
- JPS6331247A JPS6331247A JP61174183A JP17418386A JPS6331247A JP S6331247 A JPS6331247 A JP S6331247A JP 61174183 A JP61174183 A JP 61174183A JP 17418386 A JP17418386 A JP 17418386A JP S6331247 A JPS6331247 A JP S6331247A
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- JP
- Japan
- Prior art keywords
- buffer
- layer
- cpu
- communication control
- control device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Computer And Data Communications (AREA)
- Small-Scale Networks (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はプロトコルを実行してデータ通信を行う通信制
御装置に関す−る。
御装置に関す−る。
従来の技術
第１図は従来のマルチＣＰ ｔＪにより通信制御プ［］
トコルを並列処ｙｌｊづる通信制御装置の構成を示して
いる。
トコルを並列処ｙｌｊづる通信制御装置の構成を示して
いる。
第２図にＪ３いて、１・−４はＣＰ Ｕであり、だのｌ
ｊ力は競合制御を行うアーご夕５５に人力される。
ｊ力は競合制御を行うアーご夕５５に人力される。
６はｒ）ＭＡ制御回路、７は共有メモリであり、アービ
タ５によりアクセスされる。８はＤ Ｍ Ａ ｌｂ’ｌ
１１１回路６により駆動される回４１１１／Ｆ部であ
る。
タ５によりアクセスされる。８はＤ Ｍ Ａ ｌｂ’ｌ
１１１回路６により駆動される回４１１１／Ｆ部であ
る。
次に上記従来の動作について説明づる。第２図において
、ＣＰＵ １〜ＣＰＵ／ＩはレイＡ７１・〜レイヤ４を
分担しているものどづる。プロトコル処理をする場合は
、全ＣＰＵがアクセス可能なノ（有メモリ７に配置した
バッファプールＪ、リバッフ７を獲得し、これに分Ｊｆ
ｌづるレイヤのプ［１ト］ルヘツダを格納して、隣接下
位層のＣＰ Ｕ １〜３にバッファアドレスなどのパラ
メータとともにに１込みで通知ｊ−る。したがってＣＰ
ＬＪ ／Ｉを［−分層どりると、Ｃ’、 Ｐ Ｕ ’
Ｉが最初にバッファを獲ｉｆ Ｌ／で、Ｊズ降各ＣＰＵ
３〜１で分担づるレイヤのヘッダをバッフ７シに格納（
）、これをＣＰＵ１まで順に引き渡す。その後ＣＩ’Ｌ
Ｉ １によりＤＭＡ制即回路６が起動され、回線１／［
部８を介して回線上にデータが送出される。
、ＣＰＵ １〜ＣＰＵ／ＩはレイＡ７１・〜レイヤ４を
分担しているものどづる。プロトコル処理をする場合は
、全ＣＰＵがアクセス可能なノ（有メモリ７に配置した
バッファプールＪ、リバッフ７を獲得し、これに分Ｊｆ
ｌづるレイヤのプ［１ト］ルヘツダを格納して、隣接下
位層のＣＰ Ｕ １〜３にバッファアドレスなどのパラ
メータとともにに１込みで通知ｊ−る。したがってＣＰ
ＬＪ ／Ｉを［−分層どりると、Ｃ’、 Ｐ Ｕ ’
Ｉが最初にバッファを獲ｉｆ Ｌ／で、Ｊズ降各ＣＰＵ
３〜１で分担づるレイヤのヘッダをバッフ７シに格納（
）、これをＣＰＵ１まで順に引き渡す。その後ＣＩ’Ｌ
Ｉ １によりＤＭＡ制即回路６が起動され、回線１／［
部８を介して回線上にデータが送出される。
このように上記従来の通信ｆｆ、ＩＪ ｉｌｌ装置でも
、ＣＰｌ）間でバッファを使用した制御の受は渡しを行
ない、マルチＣＰＵ構成時のプロトコル処理を行うこと
ができる。
、ＣＰｌ）間でバッファを使用した制御の受は渡しを行
ない、マルチＣＰＵ構成時のプロトコル処理を行うこと
ができる。
発明が解決しようとする問題点
しかしながら」ニラ従来の通信制御装置では、共有メモ
リ７でのバッファの獲得と返却を全ＣＰＵから行えるよ
うにづるために、全ＣＰＵＩ〜４が各々バッファの情理
用ソフトウェアを保有し、かつ共有メモリ７に管理用の
制御フラグなどを設けねばならイ【＜なり、バッファの
管理が複雑化する。
リ７でのバッファの獲得と返却を全ＣＰＵから行えるよ
うにづるために、全ＣＰＵＩ〜４が各々バッファの情理
用ソフトウェアを保有し、かつ共有メモリ７に管理用の
制御フラグなどを設けねばならイ【＜なり、バッファの
管理が複雑化する。
また、ＣＰＵ間の制御を受は渡すためにバッファを用い
るので、処理速度が低下するなどの問題があった。
るので、処理速度が低下するなどの問題があった。
水元明番よこのＪ：うな従来の問題を解決覆−るもので
あり、バッファの管理をソフトウェアが行うことなく、
ハードウェアで表現した通信制御装置を提供Ｊ−ること
を目的とするものである。
あり、バッファの管理をソフトウェアが行うことなく、
ハードウェアで表現した通信制御装置を提供Ｊ−ること
を目的とするものである。
問題点を解決するための手段
本発明は上記問題点を解決ザるために、各レイヤを分担
プるＣ Ｐ （Ｊ ｆｉｊに独ｔｒ−のバッファプール
を設け、ぞこから各レイＡ７のヘッダを格納づ−るだめ
のバッファを獲得し、最上位レイＡ７を担当するＣＰ
ｔＪは該バッファプールよりハードウェアによる手段で
獲得したバッファにヘッダを格納し、バッファのアドレ
スを最上位レイヤ用の［■［０メモリへ入力する。その
後、隣接下位レイＡ７を分担するＣ Ｐ （Ｊに対して
ヘッダ作成の依頼を８１１込みで行なう。最下位レイヤ
を分担するｃ ｐ ｕまで同様の処理を行い、回線上に
ｒ）ＭＡ制御装置にまり全レイヤのヘッダを合成したパ
ケット送出するときは、最下位レイＡ７のＦＩＦＯメモ
リから順次バッファ・のアドレスを取り出し、バッファ
の内容を回線に送出する。送Ｘｌｊ後空バッファ番よ該
当するバッファプールへ返却される。そして自らのレイ
ヤのプロトコル処理を終了したＣＰＵは、「ｌＦｏメモ
リにバラフン・のアドレスを出力した後は、次のプロト
コル処理を即受付けることができる機能を備えた構成に
したものである。
プるＣ Ｐ （Ｊ ｆｉｊに独ｔｒ−のバッファプール
を設け、ぞこから各レイＡ７のヘッダを格納づ−るだめ
のバッファを獲得し、最上位レイＡ７を担当するＣＰ
ｔＪは該バッファプールよりハードウェアによる手段で
獲得したバッファにヘッダを格納し、バッファのアドレ
スを最上位レイヤ用の［■［０メモリへ入力する。その
後、隣接下位レイＡ７を分担するＣ Ｐ （Ｊに対して
ヘッダ作成の依頼を８１１込みで行なう。最下位レイヤ
を分担するｃ ｐ ｕまで同様の処理を行い、回線上に
ｒ）ＭＡ制御装置にまり全レイヤのヘッダを合成したパ
ケット送出するときは、最下位レイＡ７のＦＩＦＯメモ
リから順次バッファ・のアドレスを取り出し、バッファ
の内容を回線に送出する。送Ｘｌｊ後空バッファ番よ該
当するバッファプールへ返却される。そして自らのレイ
ヤのプロトコル処理を終了したＣＰＵは、「ｌＦｏメモ
リにバラフン・のアドレスを出力した後は、次のプロト
コル処理を即受付けることができる機能を備えた構成に
したものである。
竹田
上記構成により、各ｃＰＵがソフトウェアによってバラ
フン・を管理することなく、ハードウェアによって各レ
イヤ毎に独立のバッファプールを管即し、全レイヤのヘ
ッダが作成されるとＤＭＡ制ロＩ７装置により回線上に
パケットを送出することができるため、名レイヤを分担
するＣＰＬＪは自らのヘッダを作成し、隣接下位レイヤ
にヘッダ作成の依頼を完了した後は、直ちに次のプロト
コル処理のみに専従することができる。この結束、ソフ
トウェアのＡ−バーヘッドを軽減でき、プロトコルの高
速処理が可能となる。
フン・を管理することなく、ハードウェアによって各レ
イヤ毎に独立のバッファプールを管即し、全レイヤのヘ
ッダが作成されるとＤＭＡ制ロＩ７装置により回線上に
パケットを送出することができるため、名レイヤを分担
するＣＰＬＪは自らのヘッダを作成し、隣接下位レイヤ
にヘッダ作成の依頼を完了した後は、直ちに次のプロト
コル処理のみに専従することができる。この結束、ソフ
トウェアのＡ−バーヘッドを軽減でき、プロトコルの高
速処理が可能となる。
実施例
以下本発明の一実施例を図面に基づいて説明する。
第１図は本発明の一実施例の構成を示イ。第１図ニｔ；
イ”Ｕ、１１〜１４はＣＰＬＩｒ、ＣＩ’ Ｕ １４
を上位層を担当Ｊるものとし、上位層のＣＰ ＬＪ １
４よりヘッダを作成し、下位層のＣＰＵ１３〜１１へ依
頼づるものとする。１５〜１８は各レイヤを分担するＣ
Ｐ Ｕ１１〜１４毎に独立に設けられたバッファプー
ルである。１９〜２２はバッフ）７プール１５・〜１８
の各バッファのアドレスを取り出−ＩＦＩＦＯメモリ、
２３〜２６はこれをラッチするラッチ回路である。２７
〜３ｏはラッチ回路２３へ２６でラッチしているバッフ
ァのアドレスを取り出ずＦＴＦＯメモリ、３１〜３４は
スリーステートゲート、３５はＤ Ｍ Ａ制御回路、３
６は回線１／Ｆ部である。
イ”Ｕ、１１〜１４はＣＰＬＩｒ、ＣＩ’ Ｕ １４
を上位層を担当Ｊるものとし、上位層のＣＰ ＬＪ １
４よりヘッダを作成し、下位層のＣＰＵ１３〜１１へ依
頼づるものとする。１５〜１８は各レイヤを分担するＣ
Ｐ Ｕ１１〜１４毎に独立に設けられたバッファプー
ルである。１９〜２２はバッフ）７プール１５・〜１８
の各バッファのアドレスを取り出−ＩＦＩＦＯメモリ、
２３〜２６はこれをラッチするラッチ回路である。２７
〜３ｏはラッチ回路２３へ２６でラッチしているバッフ
ァのアドレスを取り出ずＦＴＦＯメモリ、３１〜３４は
スリーステートゲート、３５はＤ Ｍ Ａ制御回路、３
６は回線１／Ｆ部である。
なお、第１図中には３２明のためのパスライン、制御線
などを省略している。
などを省略している。
ＦＩＦＯメモリ１９〜２２はｃ ｐ ｕ １ｉへ・１４
で独立に所有しているバッファプール１５〜１８の各バ
ッファのアドレスを各ＣＰ Ｕ １１〜１４の立−１ニ
リどきに、それぞれに対応してセットアツプされる。た
とえばＣＰ Ｕ １４のレイヤにパケット送信要求が弁
士したどき１よ、ＣＰＵ １４から［Ｉ「０メモリ２２
に５ＩＦＴ・ＩＮクロックパルスを出力し、バッファの
アドレスを取り出（ハこれをラッチ回路２６にラッチ３
−１４る。このバッファのアドレスに対してＣＩ”’Ｕ
１４のレイヤのヘッダを作成し、隣接下位レイＡ７のＣ
ＰＵ１３に対して割込みなどで通知する。このときＦＩ
ＦＯメモリ３０へ５ＩＦＴ−ＩＮクロックを入力し、ラ
ッチ回路２６でラッチしているバッファのアドレスを「
Ｉ［０メモリ３０へ入カザる。以降、ｃ ｐ Ｕ １３
から１１まで同様の処理を行う。このとき、ＦＩＦＯメ
Ｆす２７〜３０にはＣＰ Ｕ １４のレイヤヘッダを格
納したバッファのアドレスからＣＰ Ｕ １１のレイヤ
ヘッダを格納したバッファのアドレスが格納されている
。
で独立に所有しているバッファプール１５〜１８の各バ
ッファのアドレスを各ＣＰ Ｕ １１〜１４の立−１ニ
リどきに、それぞれに対応してセットアツプされる。た
とえばＣＰ Ｕ １４のレイヤにパケット送信要求が弁
士したどき１よ、ＣＰＵ １４から［Ｉ「０メモリ２２
に５ＩＦＴ・ＩＮクロックパルスを出力し、バッファの
アドレスを取り出（ハこれをラッチ回路２６にラッチ３
−１４る。このバッファのアドレスに対してＣＩ”’Ｕ
１４のレイヤのヘッダを作成し、隣接下位レイＡ７のＣ
ＰＵ１３に対して割込みなどで通知する。このときＦＩ
ＦＯメモリ３０へ５ＩＦＴ−ＩＮクロックを入力し、ラ
ッチ回路２６でラッチしているバッファのアドレスを「
Ｉ［０メモリ３０へ入カザる。以降、ｃ ｐ Ｕ １３
から１１まで同様の処理を行う。このとき、ＦＩＦＯメ
Ｆす２７〜３０にはＣＰ Ｕ １４のレイヤヘッダを格
納したバッファのアドレスからＣＰ Ｕ １１のレイヤ
ヘッダを格納したバッファのアドレスが格納されている
。
ＣＰ Ｕ １１がＤＭＡ制御回路３５に送信の依頼をリ
−ることによって［）ＭＡ開制御回２８３５はＦＩＦＯ
メモリ２７に対して５ＩＦＴ・ＯＵＴクロックを出力し
、かつスリーステートゲート３１を間ｈりして、最下位
のレイヤヘッダからＤ Ｍ Ａ ＩＩＪ御回路３５によ
り回線１／Ｆ部３６へ出力する。以降ＦＩＦＯメモリ２
８〜３０に対し同様の処理を覆る。
−ることによって［）ＭＡ開制御回２８３５はＦＩＦＯ
メモリ２７に対して５ＩＦＴ・ＯＵＴクロックを出力し
、かつスリーステートゲート３１を間ｈりして、最下位
のレイヤヘッダからＤ Ｍ Ａ ＩＩＪ御回路３５によ
り回線１／Ｆ部３６へ出力する。以降ＦＩＦＯメモリ２
８〜３０に対し同様の処理を覆る。
ＤＭ Ａ ｌ１ｉｌｌ ｎｏ回路３５ではｌ’） Ｍ
Ａ完了後、各バッファを該当ザるＣ Ｐ Ｕ １１〜１
４のバッファプール１５〜１８へ返却するために、該当
りるＦ ｒ Ｆ Ｏメ干り１９〜２２に５ＩＦＴ−ＩＮ
クロックを出力し、空きバッファのアドレスを入力１Ｊ
る。
Ａ完了後、各バッファを該当ザるＣ Ｐ Ｕ １１〜１
４のバッファプール１５〜１８へ返却するために、該当
りるＦ ｒ Ｆ Ｏメ干り１９〜２２に５ＩＦＴ−ＩＮ
クロックを出力し、空きバッファのアドレスを入力１Ｊ
る。
以」−の一連の動作を繰り返でことにＪ、って、下位レ
イヤより下位レイヤまでヘッダを独）”ｌ−に各ＣＰＵ
１４〜１１で作成し、回線」二にはバケツ１−とじてヘ
ッダを合成して出力覆ることができる。
イヤより下位レイヤまでヘッダを独）”ｌ−に各ＣＰＵ
１４〜１１で作成し、回線」二にはバケツ１−とじてヘ
ッダを合成して出力覆ることができる。
また、ＣＰ Ｕ １１〜１４でプロトコルへツタを作成
して、ぞのバッファアドレスをＦＩＦＯメモリ１９〜２
２へ格納した後は、次の隣接上位層からの指示を受付ｃ
ノることができ、バッファのアドレスを［ＩＦＯメモリ
１９〜２２ヘキュイングすることにより、各ＣＩ’１Ｊ
１１〜１４は回線の伝送３ｉｉ度に依存１Ｊることなく
、プロｉ・コルの処理を行うことができる。
して、ぞのバッファアドレスをＦＩＦＯメモリ１９〜２
２へ格納した後は、次の隣接上位層からの指示を受付ｃ
ノることができ、バッファのアドレスを［ＩＦＯメモリ
１９〜２２ヘキュイングすることにより、各ＣＩ’１Ｊ
１１〜１４は回線の伝送３ｉｉ度に依存１Ｊることなく
、プロｉ・コルの処理を行うことができる。
ざｔ明の効果
以上本発明にＪ：れば、各レイ）７を分担覆るＣＰＵが
所有するバッファの管理と全レイヤのヘッダの合成どＤ
Ｍ Ａ ｆｆ＋’Ｊ 罪装置による回線への送出をハ
ードウェアによる手段で実現することによって、ソフト
ウェアによるバッファ管理とパケットの合成、送信パケ
ットの送信待ちキュー管理の処理を省略できるという利
点を有し、結束としてソフトウェアの処理が軽減し、処
理速度が向上するという効果を有づる。
所有するバッファの管理と全レイヤのヘッダの合成どＤ
Ｍ Ａ ｆｆ＋’Ｊ 罪装置による回線への送出をハ
ードウェアによる手段で実現することによって、ソフト
ウェアによるバッファ管理とパケットの合成、送信パケ
ットの送信待ちキュー管理の処理を省略できるという利
点を有し、結束としてソフトウェアの処理が軽減し、処
理速度が向上するという効果を有づる。
第１図は本光明の一実施例を示す通信制御装置の概略ブ
ロック図、第２図は従来例のブロック図である。
ロック図、第２図は従来例のブロック図である。
Claims (1)
- １、階層化構造をとる通信制御プロトコルを実行する通
信制御装置であって、１レイヤにつき１ＣＰＵの形態を
とるマルチＣＰＵ構成によってプロトコルの並列処理を
行う手段と、各レイヤのプロトコルヘッダを格納するバ
ッファを各ＣＰＵ毎に独立して形成したバッファプール
と、前記バッファをハードウェアで管理する手段と、各
レイヤのプロトコルヘッダを合成し、これを１つのパケ
ットとして回線に送出する手段と、このバッファを再び
該当するバッフアプールへ返却する手段を有し、プロト
コルをマルチＣＰＵにより並列処理し、かつ隣接下位層
とのインタフェースをハードウェアによつて実現するよ
うにした通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61174183A JPS6331247A (ja) | 1986-07-24 | 1986-07-24 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61174183A JPS6331247A (ja) | 1986-07-24 | 1986-07-24 | 通信制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6331247A true JPS6331247A (ja) | 1988-02-09 |
Family
ID=15974166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61174183A Pending JPS6331247A (ja) | 1986-07-24 | 1986-07-24 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6331247A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02149156A (ja) * | 1988-10-07 | 1990-06-07 | Internatl Business Mach Corp <Ibm> | 通信プロセッサ装置 |
-
1986
- 1986-07-24 JP JP61174183A patent/JPS6331247A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02149156A (ja) * | 1988-10-07 | 1990-06-07 | Internatl Business Mach Corp <Ibm> | 通信プロセッサ装置 |
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