JPH03237549A - メモリアクセス制御システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はメモリアクセス制御システムに関し、特に第１
の処理装置群と、この第１の処理装置群とはアクセス優
先度が異なる第２の処理装置群と、複数のメモリとを含
む情報処理システムにおけるメモリアクセスを制御する
メモリアクセス制御システムに関する。

従来技術 従来、メモリと複数の処理装置との間に設けられたメモ
リ制御装置では、複数の処理装置からの処理要求が競合
したとき処理装置間の優先度判定を行った後にメモリ制
御装置間の優先度判定を行って、メモリに対する処理要
求を送出するよう制御が行われている。そのメモリ制御
装置間の優先度判定の際、第２のメモリ制御装置が優先
されていて、第２のメモリ制御装置から処理要求が第２
のメモリに対して送出されるのと同じタイミングで第１
のメモリ制御装置の処理要求が同じメモリに対して送出
されたときには、第２の制御装置の処理要求の方が優先
されるため、次に第１のメモリ制御装置が優先されるま
で待たされていた。つまり、第２のメモリに対するもの
でない他の処理要求であっても第２の制御装置の処理要
求が処理されるまで待たされていたのである。なお、優
先度はフラグレジスタの値によって定められていた。

上述した従来のメモリ制御装置による制御方式では、同
一タイミングに複数のメモリ制御装置から同一のメモリ
に対して処理要求が送出されたとき、メモリ制御装置間
の優先度を規定するフラグの値により優先されているメ
モリ制御装置の処理要求のみがそのメモリに対して送出
され、他のメモリ制御装置の処理要求は、すべて待たさ
れてしまう。そのため、優先されていないメモリ制御装
置の他の処理装置の処理要求が他のメモリに対する処理
要求であったとしても待たされてしまい、処理効率の低
下を招くという欠点がある。

発明の目的 本発明は上述した従来の欠点を解決するためになされた
ものであり、その目的は処理効率を向上させることがで
きるメモリアクセス制御システムを提供することである
。

発明の構成 本発明によるメモリアクセス制御システムは、第１の処
理装置群と、前記第１の処理装置群とはアクセス優先度
が異なる第２の処理装置群と、前記第１の処理装置群か
ら送出されたメモリアクセスと前記第２の処理装置群か
ら送出されたメモリアクセスとが同一のメモリに対する
ものであるとき、前記アクセス優先度に応じて前記第１
及び第２の処理装置群からのメモリアクセスを択一的に
送出する第１のメモリアクセス送出手段と、前記第１の
メモリアクセス送出手段からメモリアクセスが送出され
なかった処理装置群からの他のメモリアクセスが他のメ
モリに対するものであるとき、該メモリアクセスを送出
する第２のメモリアクセス送出手段とを有することを特
徴とする。

実施例 次に、本発明について図面を参照して説明する。

第１図は本発明によるメモリアクセス制御システムの一
実施例の構成を示すブロック図である。

図において、２つのメモリ制御装置２，５は、処理要求
を送出する処理袋Ｗ１１及び１２．４１及び４２を管理
し、これら処理装置からのメモリアクセス指令を２つの
メモリ３及び６に対して送出するものである。

また、本実施例におけるメモリ制御装置２は、処理装置
１１．１２の間の優先度判定を行う判定回路２０１と、
他のメモリ制御装置との間の優先度判定を行う判定回路
２０２と、メモリ制御装置間の優先度の判定回路２０２
の判定基準を規定するフラグレジスタ２０３とを含んで
構成されている。

さらにまた、メモリ制御装置５は、処理装置４１．４２
の間の優先度判定を行う判定回路５０（と、他のメモリ
制御装置との間の優先度判定を行う判定回路５０２と、
メモリ制御装置間の優先度の判定回路５０２の判定基準
を規定するフラグレジスタ５０３とを含んで構成されて
いる。

なお、フラグレジスタ２０３及び５０３は、１′が保持
されている方のメモリ制御装置が優先されていることを
示すものとする。

各処理装置は「処理要求」と「メモリ指定」との２ビツ
トの情報によってメモリ３又は６をアクセスするもので
ある。この場合、処理要求が“１”のときのみ要求があ
ることを示すものとする。また、メモリ指定が“０”の
ときメモリ３を指定し、“１”のときメモリ６を指定し
ているものとする。

また、それら２ビツトの情報による各処理装置からのア
クセスは信号線ａ−ｈ、ｊ、ｋを介してメモリに伝達さ
れるものとする。

かかる構成とされた本実施例のシステムにおいては、第
１の処理装置群である処理装置１１又は１２のうちの優
先度の高い方から送出されたメモリアクセスと前記第１
の処理装置群より優先度の高い第２の処理装置群である
処理装置４１又は４２のうちの優先度の高い方から送出
されたメモリアクセスとが同一のメモリに対するもので
あり、かつ第１の処理装置群のうちの優先度の高い方か
ら送出されたメモリアクセスとその処理装置群のうちの
優先度の低い方から送出されたメモリアクセスとが異な
るメモリに対するものであるとき、第２の処理装置群の
うちの優先度の高い方の処理装置から送出されたメモリ
アクセス及び第１の処理装置群のうちの優先度の低い方
の処理装置から送出されたメモリアクセスを送出するよ
うに制御が行われることを特徴としている。

つまり、本実施例においては従来のシステムとは異なり
、複数の処理装置からのアクセスが競合した場合におい
て、次優先の処理装置からのアクセスが競合していなけ
れば、その処理装置からのアクセスを積極的に処理する
というものである。

これにより、処理効率が向上するのである。

以下、上述の高効率処理を実現するために設けられてい
る各部のより具体的な構成について説明する。

第２図は判定回路２０１の内部構成例を示す回路図であ
る。図において、判定回路２０１は信号線ａを介して送
られてくる処理装置１１からのアクセス指令又は信号線
すを介して送られてくる処理装置１２からのアクセス指
令を択一的に信号線Ｃに伝えるセレクタ２１１と、この
セレクタ２１１への制御信号を生成するためのインバー
タ２１２及び２１３、アンド回路２１４〜２１７、オア
回路２１８を含んで構成されている。なお、判定回路５
０１もこの判定回路２０１と同様に構成されている。た
だし、信号線ａがｆ、信号線ｂ　ｆＪ＜　ｇ　、信号線
Ｃがり、信号線ｄがｊに夫々置換えられる。

この判定回路２０１においては、フラグレジスタの出力
が伝達される信号線ｄ及び相手方の判定回路５０１から
の出力が伝達される信号線り更には信号線ａの論理値に
応じてセレクタ２１１が制御されている。そして、その
制御信号であるオア回路２１８の出力が“１”であると
き信号線ａのアクセス指令を信号線Ｃに伝え、“０”で
あるとき信号線すのアクセス指令を信号線Ｃに伝えるよ
うにセレクタ２１１は動作する。

また、この判定回路２０１における動作の真理値表を示
したものが第５図である。なお、表中の本は１１と“０
”とのどちらでも良いことを示している。さらにまた、
判定回路５０１における動作は同表中のａがｆ、ｂがｇ
、ｃがり、ｄがｊに置換えられたものとなり、第８図に
示されている。

一方、第４図は判定回路２０２の内部構成例を示す回路
図である。図において、判定回路２０２は信号線Ｃを介
して送られてくるアクセス指令又は信号線りを介して送
られてくるアクセス指令を択一的に信号線ｅに伝えるセ
レクタ２２１と、このセレクタ２２（への制御信号を生
成するためのインバータ２２２、アンド回路２２３、オ
ア回路２２４とを含んで構成されている。なお、判定回
路５０２もこの判定回路２０２と同様に構成されている
。ただし、信号線ｄがｊ、信号線ｅがｋ、信号線Ｃがｈ
１信号線りがＣに夫々置換えられる。

この判定回路２０２においては、フラグレジスタの出力
が伝達される信号線ｄ及び判定回路２０１からの出力が
伝達される信号線Ｃ更には相手方の判定回路５０１から
の出力が伝達される信号線りの論理値に応じてセレクタ
２２１が制御されている。そして、その制御信号である
オア回路２２４の出力が“１”であるとき信号線Ｃのア
クセス指令を信号線ｅに伝え、“０°であるとき信号線
りのアクセス指令を信号線ｅに伝えるようにセレクタ２
２１は動作する。

また、この判定回路２０２における動作の真理値表を示
したものが第７図である。なお、表中の＊は“１″と“
０″とのどちらでも良いことを示している。また、判定
回路５０２における動作は同表中のｄがＪ＋　　ｅかに
、さらにはＣとｈとが入換えられたものとなり、第１０
図に示されている。

さらに、第３図はフラグレジスタ２０３の内部構成例を
示す回路図である。図において、フラグレジスタ２０３
は、その出力を保持するレジスタ２３１と、このレジス
タへの保持信号を生成するためのインバータ２３２〜２
３４　、２３９　、アンド回路２３５〜２３７、オア回
路２３ｇとを含んで構成されている。

なお、フラグレジスタ５０３もこのフラグレジスタ２０
３と同様に構成されている。ただし、信号線ｄがｊ、信
号線Ｃがｈ１信号線りがＣに置換えられる。

このフラグレジスタ２０８においては、判定回路２０１
からの出力が伝達される信号線Ｃのうちの処理要求及び
判定回路５０１からの出力が伝達される信号線りのうち
の処理要求に応じて出力、すなわちレジスタ２３１の内
容を書換えるように制御されている。つまり、第１の処
理装置群である処理装置１１又は１２からの処理要求の
有無及び第２の処理装置群である処理装置４↑又は４２
からの処理要求の有無に応してレジスタ２３１の内容を
書換えているのである。

その動作を示したものが第６図の表である。この表によ
れば、判定回路２０１からの出力と判定回路５０１から
の出力とが競合したときにレジスタの出力を反転すると
いう動作が示されている。なお、フラグレジスタ５０３
の動作は同表中のＣとｈとが入換えられたものとなり、
第９図に示されている。

第１図に戻り、かかる構成とされたメモリアクセス制御
シス°テムにおけるメモリアクセスの動作を説明する。

いま、フラグレジスタ５０３に”１゛が保持され、フラ
グレジスタ２０３に“０゛が保持されているものとする
。つまり、メモリ制御装置２と接続された処理装置１１
．１２よりメモリ制御装Ｗ５と接続された処理装置４１
．４２のほうが優先順位が高いものとする。

この状態において、各処理装置１１，１２．４１．４２
のいずれか１つのみからアクセス要求が送出される場合
には優先順位とは関係なく、メモリへのアクセスが可能
となるため、この点では従来の方式との違いはない。

これに対し、本発明の効果が認められるのは、３つの処
理装置からのアクセス要求が同時に送出される場合であ
る。例えば、処理装置１１．１２及び４１から同時にア
クセス要求が送出され、処理装置１１及び４１がメモリ
６へのアクセス要求、処理装置１２がメモリ３へのアク
セス要求を送出したものとする。すると、信号線ａ及び
ｆの処理要求が“１”　メモリ指定が“１”となり、信
号線すの処理要求が“１”　メモリ指定が０“となる。

かかる場合においては、処理装置１１と４１とは同一の
メモリについてのアクセス要求であり、競合状態となる
。これに対し、処理装置１２は異なるメモリについての
アクセス要求であるため競合状態にはならない。

ここで、信号線ｊが“１”であるため、判定回路５０１
の出力である信号線りには信号線ｆの内容がそのまま伝
達され、判定回路５０２、フラグレジス、り５０３、判
定回路２０１５判定回路２０２、フラグレジスタ２０３
に入力される（第８図■参照）。

また、判定回路２０１においては、フラグレジスタ２０
３の出力、すなわち信号線ｄが“０”であり、信号線り
の２ビツトがともに“１”、更には信号線りの２ビツト
がともに“１”であるため、信号線Ｃには信号線すの内
容が伝達される（第５図■参照）。そして、信号線Ｃの
内容は、判定回路２０２、フラグレジスタ２０３、判定
回路５０１１判定回路５０２、フラグレジスタ５０３に
入力される。

判定回路２０２においては、信号線Ｃの処理要求が“１
”　メモリ指定が“Ｏ”、信号線りの処理要求が“１“
　メモリ指定が“１′、信号線ｄの内容が“０°である
ため、信号線ｅには信号線Ｃの処理要求を伝達する。つ
まり、メモリ３には信号線すの内容、すなわち処理装置
１２からのアクセス要求が入力されることになる（第７
図■参照）一方、判定回路５０２においては、信号線り
の処理要求が“１”　メモリ指定が“１′、信号線Ｃの
処理要求が“１”　メモリ指定が“０”、信号線ｊの内
容が“１”であるため、信号線ｋには信号線りの処理要
求を伝達する。つまり、メモリ６には信号線ｆの内容、
すなわち処理装置ｔ４１からのアクセス要求が入力され
ることになる（第１０図■参照）。これは、フラグレジ
スタ５０３の内容が“１”、すなわち処理装置１１より
処理装置４１が優先されているからである。よって、メ
モリ３は処理装置１２にアクセスされ、メモリ６は処理
装置４１にアクセスされることとなる。

なお、信号り及び信号Ｃの処理要求がともに“１”であ
るため、フラグレジスタ２０３の内容が反転して“１”
になり（第６図■参照）、フラグレジスタ５０３の内容
が反転して“０°になる（第９図■参照）。

すると、メモリ制御装置５と接続された処理装置４１．
４２よりメモリ制御装置２と接続された処理装置１１．
１２のほうが優先順位が高いものとなる。その後は信号
線ｄが“１”、信号線ｊが“０”の条件の下、待たされ
ていた処理装置１１のアクセス要求の処理が最優先され
ることとなる。

つまり、本発明の制御システムは１、優先度が異なる２
つの処理装置群からのアクセスが競合した場合において
、さらに優先度の低い方の処理装置群からの他のアクセ
スが競合していないときは優先度の高い方の処理装置群
からのアクセス及び本来間たされるはずである優先度の
低い方の処理装置群の他のアクセスを各メモリに送出す
るという制御方式であるため、本システムを情報処理装
置に採用すればメモリアクセスの処理効率を向上させる
ことができるのである。また、さらに多くの処理装置が
接続されている場合においても同様に各部を構成できる
ことは明らかである。

発明の詳細 な説明したように本発明によれば、メモリアクセス処理
の効率を向上させることができるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例によるメモリアクセス制御シス
テムの構成を示すブロック図、第２図は判定回路２０１
の内部構成例を示す回路図、第３図はフラグレジスタ２
０３の内部構成例を示す回路図、第４図は判定回路２０
２の内部構成例を示す回路図、第５図は判定回路２０１
の動作を示す真理値表、第６図はフラグレジスタ２０８
の動作を示す真理値表、第７図は判定回路２０２の動作
を示す真理値表、第８図は判定回路５０１の動作を示す
真理値表、第９図はフラグレジスタ５０３の動作を示す
真理値表、第１０図は判定回路５０２の動作を示す真理
値表である。 主要部分の符号の説明 ３．６・・・・・・メモリ １１．１２゜ ４１．４２・・・・・・処理装置 ２０１．２０２゜ ５０１．５０２・・・・・・判定回路

Claims (1)

【特許請求の範囲】
1. （１）第１の処理装置群と、前記第１の処理装置群とは
   アクセス優先度が異なる第２の処理装置群と、前記第１
   の処理装置群から送出されたメモリアクセスと前記第２
   の処理装置群から送出されたメモリアクセスとが同一の
   メモリに対するものであるとき、前記アクセス優先度に
   応じて前記第１及び第２の処理装置群からのメモリアク
   セスを択一的に送出する第１のメモリアクセス送出手段
   と、前記第１のメモリアクセス送出手段からメモリアク
   セスが送出されなかった処理装置群からの他のメモリア
   クセスが他のメモリに対するものであるとき、該メモリ
   アクセスを送出する第２のメモリアクセス送出手段とを
   有することを特徴とするメモリアクセス制御システム。