JPS63312656A

JPS63312656A - 機能ブロックのアドレスデコ−ド装置

Info

Publication number: JPS63312656A
Application number: JP62149552A
Authority: JP
Inventors: Hideto Hidaka; 秀人日高; Kazuyasu Fujishima; 一康藤島; Yoshio Matsuda; 吉雄松田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-06-16
Filing date: 1987-06-16
Publication date: 1988-12-21
Anticipated expiration: 2011-07-10
Also published as: US5103426A; US4972380A; JP2514365B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コこの発明は機能ブロックのアドレスデコード装置に関し
、たとえば複数ブロックに分割されたメモリセルのいず
れかを選択してアクセスするような機能ブロックのアド
レスデコード装置に関する。

［従来の技術］従来の半導体メモリは、ウェハをチップ（小片）に切断
し、切断した各チップをパッケージに封入し、そのうち
ウェハ上の欠陥から生ずるようなチップが封入されたパ
ッケージを排除し、歩留りを向上するという手法が最も
よく用いられている。

一方、半導体技術の進歩に従って、ウェハ上にシステム
の機能を集積（Ｗａｆ’ｅｒ　５ｃａｌｅ　Ｉｎｔｅｇ
ｒａｔｌｏｎ　：ＷＳＩ）することも考えられいる。こ
のようなＷＳｌは、パッケージングと外界との接続など
による信頼性の低下を防ぎ、信頼性を向上することがで
きる。また、パッケージおよびパッケージ作業などのコ
ストの低減化を図ることができる。さらに、ＷＳＩでは
、パッケージ上あるいはパッケージを実装するボード上
の信号遅延分を減少させることができる。すなわち、ウ
ェハをパッケージする方法ではウェハを切り刻んだチッ
プをパッケージに収納したとき、各チップとパッケージ
の端子との間をワイヤリングし、そのようなパッケージ
をプリント基板上に配置し、各パッケージの端子間をパ
ターンによって接続する必要があることから、ワイヤリ
ングおよびパターンによる信号遅延を生じる。これに対
して、ＷＳＩでは、チップ間を直接ワイヤリングするた
め、信号遅延を少なくできる。さらに、ＷＳＩでは、実
装密度を向上できるという長所もある。　。

第５図は従来のＷＳＩの構成を示す図である。

第５図に示した例はメモリＬＳＩを示したものであって
、ウェハ１上にブロックに分割された複数のメモリアレ
イＵｆが配置されている。さらに、メモリアレイＵｆが
欠陥を含む場合に、これと買き換えるための予備メモリ
アレイＵｓも配置されている。これらの複数のメモリア
レイＵｆおよび予備メモリアレイＵｓの間には、制御信
号系、アドレス信号系、データ入出力系の配線が設けら
れていて、ブランチ選択回路ＢＳがアドレス信号および
ブランチ選択信号によりメモリアレイブロック中のいず
れかのメモリアレイを選択し、データバッファ回路ＤＢ
を介してデータの入出力が行なわれる。

また、たとえばメモリアレイＵｆの中に欠陥があれば、
これを予備メモリアレイＵｓと電気的に置き換え、これ
によって欠陥ブロックの排除を行なう。したがって、ウ
ェハ全体で動作ブロック数を所望の数だけ得ることがで
きる。このために、電気的にプログラム可能な素子（電
気ヒユーズ）により、ブロックのアドレス信号およびデ
ータ入出力を切換えることが可能となる。

次に、上述のようなＷＳＩの各ブロックを駆動する従来
例について説明する。従来、大容量のＭＯＳ　　ＲＡＭ
は、その高集積化に伴い、データの人出カレートの向上
が図られている。この方法として、主に次のような２種
類がある。

（１）　　ＭＯＳ　　ＲＡＭを多ビツト構成にして、デ
ータの入出カレートを増大させる。この場合、データを
８ビツトまたは１６ビツトのように並列で一括的にデー
タを入出力するために、チップ内部の並列動作部分の面
積が増大し、パッケージの端子数の増大により、チップ
レベル、実装レベルの双方・で集積度を損なうという欠
点がある。

（２）　データ入出力部にシフトレジスタを設け、多ビ
ットをシリアルに高速で入出力する方法がある。この場
合は、シフトレジスタの配置によるチップ面積の増大を
除けば、上述の（１）で説明したような欠点は生じない
。

上述の（２）の場合の長所をさらに生かす方法として、（３）　制御信号を１つの端子からシリアルに入力し、
またアドレス入力、データ入出力を１つの端子でシリア
ルに行なうことにより、パッケージの端子数をさらに減
らすことが提案されている。

上述の（２）、（３）を組合わせると、実装密度を著し
く向上できかつデータ入出力サイクルは高速に行なうこ
とができる。そのような構成の例として、第６図にダイ
ナミック型ＭＯ８ＲＡＭｔ示す。

第６図において、外部端子Ｖｃｃ（電源）、ｖｓｓ（接
地）、クロック入力端子およびデータ入出力端子の４個
が設けられている。そして、ダイナミック型ＭＯ３ＲＡ
Ｍ２はメモリセルアレイ２１と、ロウデコーダ２２と、
センスアンプ２３と、シフトレジスタ２４と、シリアル
／パラレル変換回路２５と、ロウアドレスバッファ２６
と、制御信号発生回路２７と、データインバッファ２８
と、データアウトバッファ２９とを含んで構成されてい
る。メモリセルアレイ２１は、図示しないが複数のワー
ド線とこれに直交するビット線と両者の交点に位置する
メモリセル群とから構成されている。ロウデコーダ２２
はデータ入力端子およびシリアル／パラレル変換回路２
５を介してロウアドレスバッファ２６に入力された外部
からのロウアドレス信号により、対応するワード線を選
択するものである。いずれかのワード線が選択されると
、選択された１行分のメモリセル群に蓄積されたデータ
がビット線上に信号電位となって現われる。。

この信号電位はセンスアンプ２３によって検知されかつ
増幅される。

各メモリセル群は、１トランジスタ・１キヤパシタ型で
構成されていて、センスアンプ２３は各メモリセル群の
データのリフレッシュ動作も行なうようになっている。

さらに、センスアンプ２３はデータラッチの役割を果た
していて、各ビット線ごとにシフトレジスタ２４に接続
されている。

シフトレジスタ２４にはデータインバッファ２８とデー
タアウトバッファ２９とが接続されている。

データ入力端子に入力されたシリアルなデータはシリア
ル／パラレル変換回路２５によってパラレルに変換され
、変換されたデータがデータインバッファ２８を介して
シフトレジスタ２４に与えられる。また、データの読出
し時には、センスアンプ２３によって検知されかつ増幅
されたデータがシフトレジスタ２４に与えられ、シフト
レジスタ２４のシフト動作に従ってシリアルに選択され
、データアウトバッファ２９に出力される。

また、データの書込み時には、逆にデータインバッファ
２８から送られてくる書込データが、シフトレジスタ２
４によってシリアルにシフトされ、対応するセンスアン
プ２３を介してビット線より対応のメモリセルに書込ま
れる。シリアル／パラレル変換回路２５は、クロック信
号入力端子に与えられたクロック信号に応じて動作し、
データ入出力端子から入力されるデータの人出力、ロウ
アドレス入力、コントロール入力を各回路部分に振分け
るためのシリアル／パラレル変換を行なう。

第７図は第６図に示したダイナミック型ＭＯＳＲＡＭの
動作を説明するためのタイミング図である。第７図は成
る１サイクル分の動作タイミングを示したものであって
、１サイクルはリセット動作からリセット動作までの期
間であり、このリセット動作は「クロック入力が立上が
ったときに、データ入力がｒＬＪレベルである」ことに
より行なわれる。これにより、メモリセルアレイ２１゜
シフトレジスタ２４．シリアル／パラレル変換回路２５
がリセット（初期設定）される。

リセット動作後は、クロックの立上がり時に、データ入
力をｒＨＪレベルにする限り、成る１サイクルが続けら
れ、クロックの立下がり時に、コントロール入力、ロウ
アドレス入力、データ入力が行なわれ、また、データ出
力が開始する。各サイクルの最初の３ビット入力（Ｃｇ
　、Ｃ１，Ｃ２）は、コントロール入力であり、これに
よりサイクルの基本動作を指定する。基本動作は第７図
の表に示したように、■ないし■からなる。

■　ロウアドレスセット：このサイクルに続くサイクル
が行なわれるロウアドレスを入力するサイクル。

■　読出し／リフレッシュ：メモリセルデータのセンス
アンプによる検知および増幅サイクル■　書込み：シフ
トレジスタからのセンスアンプ系への書込サイクル ■　シリアル人カニシフトレジスタへの外部入力データ
のセット ■　シリアル出カニシフトレジスタからのシリアルデー
タ出力上述の動作■ないし■は、ＣＯ，Ｃ＋＋Ｃ２のデータの
組合わせにより、いずれか１つが選択される。これに続
く４ビツト目以降のデータ入力は、各サイクルに応じて
、以下のようになる。

■：ロウアドレスのシリアル入力のメモリセルアレイが
１Ｍビットで、ワード線が１０２４本（−２”本）であ
る場合は、これが１０ビツト必要となる。

■、■：１サイクルのみで、データ入力は関係がない。

■：シフトレジスタへシリアルにデータ入力をセットす
るサイクル。必要なだけビット数が必要となる。たとえ
ば、メモリセルアレイの１Ｍビットでセンスアンプが１
０２４　（−２１ｏ）個である場合、１０２４サイクル
が必要となる。

■ニジリアルデータ出力が第１ビツトから順番に行なわ
れる。１行分のデータを読出すには、■と同様の場合、
１０２４サイクルが必要となる。

上述の■ないし■の５種類のサイクルを組合わせて、実
際のメモリ動作を行なう。

上述の駆動方法をＷＳＩの各ブロックに対して適用する
場合には、上述の説明と同様の方法により、ブロックア
ドレス信号を入力して、これによりブロック選択を行な
うことが必要となる。具体的には、上述のロウアドレス
入力サイクルと同様にして、各ブロックにブロックアド
レス信号をシリアルに入力し、各ブロックごとにこれを
シリアル／パラレル変換してブロックに相当するブロッ
クアドレスであるか否かを判定してブロック選択を行な
う。

このような場合は、ブロックごとに、ブロックアドレス
のシリアル／パラレル変換系およびブロックアドレスデ
コーダを必要とし、ブロックアドレスデコーダは、ブロ
ックにより異なる回路であるので、製造時にブロックご
とにプログラム素子により、プログラムできるように構
成する必要があり、回路構成が複雑化し、面積が増大し
てしまう。

［発明が解決しようとする問題点］第８図は従来のブロック選択の他の例を示す図である。

この第８図に示した例は、複数のブロック３１・・・３
ｎ、４１・・・４ｎが１本のアドレス線により相互にシ
リアルに接続されていて、各ブロック３１・・・３ｎ、
４１・・・４ｎのそれぞれに対応して、アドレス線には
アドレスラインヒユーズ５１・・・５ｎ、６１・・・６
ｎが接続されている。したがって、アドレス信号はアド
レス線を介して各ブロック３１・・・３ｎ、４１・・・
４ｎにシリアルに転送される。

テスト段階において、正常に動作する良品ブロックと、
動作しない不良品ブロックとを識別し、良品ブロックに
対応するアドレスラインヒユーズを切断し、不良品ブロ
ックに対応するアドレスラインヒユーズは切断すること
なく、そのアドレスラインヒユーズによってアドレス信
号が不良品ブロックに入力されないように短絡してバイ
パスする。このようにすると、良品ブロックにのみアド
レス信号が入力され、良品ブロックだけが順次シリアル
に接続される。不良品ブロックについては、アドレス信
号が対応するアドレスラインヒユーズによってバイパス
されるので、アドレス信号が入力されない。

各ブロック内のアドレス信号の処理は、１ビツトのシフ
トレジスタを基本とし、全体で良品ブロック数がｎであ
れば、アドレス線により結線されたｎビットのシフトレ
ジスタを構成できる。各ブロック内の１ビツトのシフト
レジスタは、たとえば“Ｈ”レベルの状態になると、そ
のクロックが“選択２状態になる。アドレス信号は、１
ビツトの“Ｈルベル信号をアドレス入力に与えた後、こ
れを正常なブロック内の１ビツトのシフトレジスタを動
作させながら、ブロックからブロックへと転送され、こ
れを所望のブロックまで転送して（所望ブロックが１番
目の場合は、ｉ回のシフト動作を行なって）これを選択
状態にする。このような方式では、総ブロック数がｎ個
の場合は、最高０回のシフト動作が必要となり、ブロッ
ク数が大きくなると、これに要する時間が大きくなると
いう問題点がある。

それゆえに、この発明の主たる目的は、回路面積の増大
を抑えかつ遅延時間の増大を防ぐことのできるような機
能ブロックのアドレスデコード装置を提供することであ
る。

［問題点を解決するための手段］この発明は複数の機能ブロックのうちのいずれかを選択
し、選択された機能ブロックを機能させるアドレスデコ
ード装置であって、複数の分岐部をシリアルに接続し、
入力端子に入力された選択信号を順次後段に転送し、ア
ドレス信号に基づいて各分岐部で機能ブロックのいずれ
かを選択するか否かを示す信号を発生するように構成し
たものである。

［作用］この発明における機能ブロックのアドレスデコード装置
は、各ブロックへのアドレス線の分岐部でアドレスの１
桁分のデコードを行なうことにより、アドレス転送の途
中においてアドレスのデコードをすべて完了させる。

［発明の実施例］第１図はこの発明の一実施例の基本概念図であり、第２
図はメモリブロックを選択するために、この発明の一実
施例を適用した回路図である。

まず、第１図を参照して、この発明の一実施例の構成に
ついて説明する。第１図に示すように、分岐部Ｉ）ｏｏ
ないしＢ３７はそれぞれ選択信号が入力されると、アド
レス信号に基づいて選択信号を分岐する。より具体的に
説明すると、初段の分岐部Ｉ）ｏｏには選択信号Ａｉｎ
が与えられる。分岐部ＡＯＯは選択信号Ａｉｎが与えら
れると、複数ビットのアドレス（Ａｏ　、Ａ、、Ａ２．
Ａ、）のうちの第１ビツトＡＯに係るデコードを行なう
。

デコードの結果は選択信号Ｂｏａ、ＢＯ＋　として出力
される。たとえば、選択信号Ｂｏ　ｏ　−’Ｈ”レベル
となり、選択信号ＢＯ＋−“Ｌ″レベルして現われる。

たとえば、選択側が“Ｈ”レベルであるとすると、選択
信号ＢＯ＋が入力される側の以降のデコード系はすべて
非選択状態になる。

選択信号ＢＯＯは分岐部Ｄ＋Ｏに与えられ、選択信号Ｂ
Ｏ＋は分岐部り７．に与えられる。アドレス信号の第２
ビツトＡ１が入力されると、分岐部ＤＩＯ，Ｄ、、は第
１ビツトＡＯのデコード結果との論理積などの形で選択
信号ＢＩＯ＋Ｂ１１゜Ｂｌ　２　ｒ　　Ｂ＋　８として
出力される。たとえば、（Ｂｏｏ、Ｂ＋＋、Ｂ＋ｚ、Ｂ
＋５）−（０，１゜０．０）のごと（である。

さらに、ブロックアドレス追号の第３ピツチＡ２が入力
されると、分岐部Ｄ２０　ｒ　Ｂ２１　＋　Ｂ２２、Ｂ
２．が選択信号ＢＩ　Ｏ＋　　Ｂ、　Ｉ　＋　　Ｂｌ　
２　＋Ｂ７．との論理積などの形で、選択信号Ｂ２０゜
Ｂ２１・・・Ｂ２７のうちのいずれか１つが２選択”を
示し、他の選択信号はすべて″非選択”を示す。

このようなデコードをシリアルに多段にわたって行なえ
ば、第１図に示した例では、ブロックアドレスＡＯｒ　
Ａ　Ｉ　、Ａ　２　ｒ　Ａ　３の４ビツトによる４段デ
コードにより、１６個の最終出力Ｓｏ、Ｓ。

・・・ｓｒｓのうちの１つが“選択”を示し、他の選択
信号はすべて“非選択０を示す。これによって、１６個
のブロックのうちの１つのブロックが選択されることに
なる。

上述の第１図に示したデコード装置をたとえば第２図に
示した各メモリブロックＢＯないしＢ。

５に対応して配置する。すなわち、分岐部Ｄａ０をメモ
リブロックＢＯ，Ｂ、に対応させ、分岐部３１をメモリ
ブロックＢ２．Ｂ、に対応させ、分岐部Ｄａ２をメモリ
ブロックＢ、、Ｂ、に対応させ、分岐部り８．をメモリ
ブロックＢ！ｉ＋Ｂ？に対応させる。さらに、分岐部り
、、をメモリブロックＢ８．Ｂ９に対応させ、分岐部Ｉ
）ｓｓをメモリブロックＢＩ　Ｏ＊　Ｂｌ　＋に対応さ
せ、分岐部Ｄ３６をメモリブロックＢＩ２１Ｂ＋３に対
応させ、分岐部Ｉ）ｉ７をメモリブロックＢＩ　４　＋
　　ＢＩ　５にそれぞれ対応させる。

したがって、たとえば、分岐部ＤａＯから選択を示す最
終出力Ｓｏが出力されると、メモリブロックＢＯが選択
される。以下、同様にして、最終出力Ｓ、・・・ｓｒｓ
のいずれかが“選択”を示していれば、メモリブロック
Ｂ、ないしＬｘのいずれかが選択される。このように分
岐部Ｉ）ｏｏないしＢ３７を配置すると、アドレスの入
力端から見て、すべてのメモリブロックＢ、ないし１３
＋ｓが同等な“深さ”で接続される。すなわち、すべて
のメモリブロックＢｏないし８１５が４段のデコ−ド回
路を介して選択され、また各分岐部の間の配線長さは、
メモリブロックＢｏないし１３＋ｓの寸法が痣４．Ｌ２
とすれば、ｍｌ　／２．　　追２／４゜Ｌ／４，１１２
／８で完全に同等となる。

したがって、各ブロックＢｏないしＢｌｌで動作タイミ
ングの差がなくなり、選択されるメモリブロックの位置
によらず、全く同等の動作を行なうことが可能になる。

このように、メモリブロックの配置および配線の分岐を
利用してデコードを行なうことをＴｒｅｅ　Ｄｅｃｏｄ
ｅ方式と称することができる。このようなＴｒｅｅ　Ｄ
ｅｃｏｄｅ方式によれば、各ブロックごとに、ブロック
アドレスデコーダを設ける必要がなくかつブロック選択
を行なうまでの回路段数が小さいブロックデコード系を
実現できる。

第３図は第１図および第２図に示した分岐部の具体的な
電気回路図である。次に、第３図を参照して、分岐部り
の構成について説明する。選択信号Ｑｉ　（０）または
Ｑｉ　（１）は、第１図に示した分岐部Ｉ）ｏｏであれ
ば選択信号Ａｉｎに対応し、２段目の分岐部Ｄ＋Ｏない
しＤ３７では、選択信号Ｅ３ｏｏないしＢ２７に対応す
る。この選択信号はＭＯＳトランジスタ８のドレインに
与えられ、ＭＯＳ）ランジスタ８のソースはノードＮ１
に接続される。ノードＮ、には、インバータ９の出力端
とインバータ１０の入力端が接続され、インバータ９の
入力端とインバータ１０の出力端はノードＮ２に接続さ
れる。これらのインバータ９，１０はラッチ回路を構成
する。

ノードＮ２にはＭＯＳ）ランジスタ１１，１２のそれぞ
れのドレインが接続される。ＭＯＳトランジスタ１２の
ソースはノードＮ３に接続され、ＭＯＳ）ランジスタ１
１のソースはノードＮ４に接続される。ノードＮ３には
インバータ１３の出力端とＥＸＮＯＲゲート１４の一方
入力端が接続される。インバータ１３の入力端はＥＸＮ
ＯＲゲート１４の出力端に接続され、ＥＸＮＯＲゲート
１４の出力信号はＱｉ−＋（０）として導出される。

また、ノードＮ４はインバータ１５の出力端が接続され
るとともに、ＥＸＮＯＲゲート１６の一方入力端が接続
される。インバータ１５の入力端はＥＸＮＯＲゲート１
６の出力端に接続され、このＥＸＮＯＲゲート１６の出
力信号はＱｌ−＋（１）として導出される。

ＭＯＳ）ランジスタ８のゲートには、クロック発生器７
から入力取込信号Ｃ１が与えられ、ＭＯＳトランジスタ
１１のゲートにはクロックパルスφ、が与えられ、ＭＯ
Ｓ）ランジスタ１２のゲートにはクロックパルスφ０が
与えられる。このクロック発生器７にはアドレス入力信
号ＡＤと制御信号ＣＬとが与えられる。さらに、ＥＸＮ
ＯＲゲート１４．１６のそれぞれの他方入力端にはリセ
ット信号が与えられる。なお、クロック発生器７は第１
図に示した例では、分岐部Ｉ）ｏｏないしり１．に対し
て共通的に１つだけ設けるようにしてもよく、あるいは
それぞれの分岐部Ｉ）ｏｏないしＩ）ａｔのそれぞれに
個別的に設けるようにしてもよい。

第３図に示した分岐部の基本的な動作は、シフトレジス
タ１ビツトに相当し、これをシリアルに入力されるアド
レス入力信号ＡＤにより、シフトのを無をそれぞれ判別
し、初期セットされたデータ（たとえばＡＬｎ−“Ｈ”
レベル）を順次シフトしていき、これがすべてのアドレ
スビットによりシフトされ、転送されたブロックのみが
選択状態になる。このとき、非選択ブロックにはＨ”レ
ベルの選択信号が与えられない。

第４図は第３図の動作を説明するための波形図である。

次に、第４図を参照して、第３図に示した分岐部の動作
について説明する。まず、−例として、第１図に示した
初段の分岐部１）ｏｏの動作について考える。

■　選択信号ＡＬｎは第４図（ａ）に示すように、“Ｈ
”レベルに設定される。次に、第４図（ｂ）に示すリセ
ット信号が“Ｈ”レベルになると、ＥＸＮＯＲゲート１
４．１６はそれぞれの出力信号Ｑｉ−＋（０）およびＱ
ｉ−＋（１）を“Ｌ”レベルにする。

■　次に、第４図（ｅ）に示すように、入力取込信号Ｃ
１が“Ｈルベルになると、ＭＯＳトランジスタ８がオン
し、入力された“Ｈ”レベル信号がノードＮ１に出力さ
れる。このとき、他の分岐部Ｄ＋ＯないしＩ）ａ’ｙの
それぞれのノードＮ１はすべて“Ｌ“レベルのままであ
る。これは、選択信号Ａｉｎが“Ｈ″レベルありかつリ
セット信号が°Ｈ°に設定されたことに基づくものであ
る。

■　次に、アドレス入力信号ＡＤの第１ビツトＡｏが“
Ｌ”レベルになると、クロック発生器７はクロックパル
スφ０を“Ｈルベルに設定し、第１ビツトＡＯが“Ｈ”
レベルの場合にはクロックパルスφ、を１Ｈ”レベルに
する。クロックパルスφ０が“Ｈ＃レベルになると、Ｍ
ＯＳトラジスタ１２がＯＮＬ、ノードＮ１における″Ｈ
２レベル信号がインバータ１０で反転されて“Ｌ”レベ
ルになり、ノードＮ２に出力された“Ｌ°レベル信号が
ノードＮ３に出力される。このとき、リセット信号は”
Ｌ２レベルになっているため、ＥＸＮＯＲゲート１４は
出力Ｑｉヤ１　（０）として“Ｈ”レベル信号を出力す
る。このとき、クロックパルスφ、は“Ｌ”レベルであ
り、ノードＮ４は“Ｌ”レベルのままである。したがっ
て、ＥＸＮＯＲゲート１６はＱｉ−＋（１）として“Ｌ
ルベル信号を出力する。

逆に、アドレス入力信号ＡＤの第１ビツトＡ。

が′Ｈ”レベルになると、クロックパルスφ、が°Ｈ”
レベルになり、上述の説明とは逆にして、ノードＮ４が
“Ｌ”レベルとなり、ＥＸＮＯＲゲート１６は出力Ｑｉ
−＋（１）としてＨ”レベル信号を出力し、ＥＸＮＯＲ
ゲート１４は出力Ｑｉ＋＋（０）として“Ｌ″レベル信
号出力する。すなわち、アドレス入力信号ＡＤの第１ビ
ツトＡ。

−“０°、“１”のそれぞれに対応して、出力信号Ｑｉ
＋＋　（０）（第１図におけるＥ３ｏｏに対応する）、
出力信号Ｑｉ−＋　（１）（第１図におけるＢＯｌに対
応する）のいずれかが“１″となる。これによって、ア
ドレス入力信号ＡＤの第１ビツトＡｏに対応して、デコ
ードされた出力がＢｅ　Ｏ。

ＢＯ＋とじて現われる。

■　次に、上述の■の動作を行ない、さらに入力アドレ
ス信号ＡＤの第２ビットＡ、について■の動作を行なう
ことにより、選択信号Ｂ、ｏ、Ｂ＋＋＋　　８１□、Ｂ
１．のうちのいずれか１つが“Ｈゝレベルになる。

■　さらに、アドレス入力信号ＡＤの第３ビットＡ２．
第４ビツト八つについて、上述の■の動作を行なうこと
により、出力信号ＳＯ，Ｓ、・・・Ｓ、Ｓのうちの１つ
がＨ”　レベルになり、これによって対応するメモリブ
ロックが選択され、活性化される。

上述のごとく、この発明の一実施例によるＴｒｅｅＤｅ
ｃｏｄｅ方式によれば、ブロックごとに、ブロックアド
レスデコーダを設ける必要がなくかつアドレス線の配線
を増加する必要もなく、全体の面積を減少できる。また
、デコードのための余分なタイミングも必要としない。

なお、上述の第２図に示した例では、１６個のメモリブ
ロックのうちの１つを選択する場合について説明したが
、クロック数や最終的に選択されるブロック数に限定さ
れることなく、いずれの場合にも適用できる。また、第
２図に示した例では、各ブロックをメモリ素子で構成し
たが、これに限ることなく、各ブロックをＣＰＵによっ
て構成してもよい。この場合、選択されたＣＰＵが演算
機能を実行することになる。

［発明の効果］以上のように、この発明によれば、ブロックアドレスデ
コード系の合計の面積を減少し、さらにブロック選択の
ための余分なタイミングや配線などを必要としないので
、機能ブロックの高集積化および高速化を図ることがで
きる。

【図面の簡単な説明】

第１図はこの発明の一実施例の概念を説明するための図
である。第２図はこの発明の一実施例が適用されたメモ
リブロックを示す図である。第３図はこの発明の一実施
例に含まれる分岐部の具体的な電気回路図である。第４
図は第３図の動作を説明するための波形図である。第５
図は従来のＷＳｌの一例を示す概念図である。第６図は
従来のダイナミックＭＯＳＲＡＭの構成を示す概略ブロ
ツク図である。第７図は第６図に示したダイナミックＭ
ＯＳＲＡＭの動作を説明するための波形図および各モー
ドを説明するための図である。第８図は従来のブロック
選択の他の例を説明するための図である。図において、ＤｏｏないしＤ３７は分岐部、Ａｉｎ、Ｂ
＠１）ないしＢ２７は選択信号、ＳｏないしＳｏｌはデ
コード信号、Ｂ、ないしＢｌｌはメモリブロック、７は
クロック発生器、８．１１゜１２はＭＯＳトランジスタ
、９，１０，１３．１５はインバータ、１４．１６はＥ
ＸＮＯＲゲートを示す。

Claims

【特許請求の範囲】

（１）複数の機能ブロックのうちのいずれかを選択し、
選択された機能ブロックを機能させるアドレスデコード
装置であって、選択信号を受ける入力端子、およびそれぞれがシリアルに接続された分岐部を含み、前記入
力端子に入力された選択信号を順次後段に転送し、アド
レス信号に基づいて各分岐部で前記複数の機能ブロック
のいずれかを選択するか否かを示すデコード信号を発生
するデコード手段を備えた、機能ブロックのアドレスデ
コード装置。
（２）前記分岐部のうちの初段の分岐部は、前記選択信
号を受ける入力端と、前記選択信号に基づいて、前記ア
ドレス信号に応じて機能ブロックの選択を示す信号を出
力する第１の出力端子と、機能ブロックを選択しないこ
とを示す信号を出力する第２の出力端子とを含む、特許
請求の範囲第１項記載の機能ブロックのアドレスデコー
ド装置。
（３）前記分岐部のうちの２段目ないし最終段の各分岐
部はそれぞれ、前記初段の分岐部の第１または第２の出
力端子から出力された信号を受ける入力端と、前記入力
端に受けた信号に基づいて、前記アドレス信号に応じて
機能ブロックの選択を示す信号を出力する端子と、機能
ブロックを選択しないことを示す信号を出力する端子と
を含む、特許請求の範囲第２項記載の機能ブロックのア
ドレスデコード装置。
（４）前記複数の機能ブロックはメモリセルであって、
前記デコード手段によって選択されたメモリセルをアク
セスする手段を含む、特許請求の範囲第１項ないし第３
項のいずれかに記載の機能ブロックのアドレスデコード
装置。
（５）前記複数の機能ブロックは演算手段であって、前
記デコード手段によって選択された演算手段によって演
算を実行させる手段を含む、特許請求の範囲第１項ない
し第３項のいずれかに記載の機能ブロックのアドレスデ
コード装置。