JPS63316092A - ハ−ドコピ−デ−タメモリ付表示回路 - Google Patents
ハ−ドコピ−デ−タメモリ付表示回路Info
- Publication number
- JPS63316092A JPS63316092A JP62151182A JP15118287A JPS63316092A JP S63316092 A JPS63316092 A JP S63316092A JP 62151182 A JP62151182 A JP 62151182A JP 15118287 A JP15118287 A JP 15118287A JP S63316092 A JPS63316092 A JP S63316092A
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- JP
- Japan
- Prior art keywords
- memory
- data
- circuit
- signal
- display
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はハードコピーデータメモリ付表示回路に係り、
特にマイクロコンピュータシステム等のグラフと文字を
ＣＲＴ （Ｃａｔｈｏｄ ｒａｙ ｔｕｂｓ ）に表示
し、ハードコピーを行うのに好適な表示回路に関するも
のである。
特にマイクロコンピュータシステム等のグラフと文字を
ＣＲＴ （Ｃａｔｈｏｄ ｒａｙ ｔｕｂｓ ）に表示
し、ハードコピーを行うのに好適な表示回路に関するも
のである。
従来この種装置は、文字表示専用とグラフ表示専用のＣ
ＲＴ表示回路が多かったが、最近、グラフ中の表示する
文字が多くなったことと、表示文字の漢字化により表示
スピードの点から文字表示とグラフ表示の機能を組み合
わせたＣＲＴ表示回路が必要になってきた。
ＲＴ表示回路が多かったが、最近、グラフ中の表示する
文字が多くなったことと、表示文字の漢字化により表示
スピードの点から文字表示とグラフ表示の機能を組み合
わせたＣＲＴ表示回路が必要になってきた。
上記従来技術は１表示の高速書き替えのため、文字の表
示パターンが画像メモリ上には書き込まれていないため
に、ハードコピーを高速に取れないという問題があった
。
示パターンが画像メモリ上には書き込まれていないため
に、ハードコピーを高速に取れないという問題があった
。
本発明の目的は１表示の高速書き替え機能に加えて、高
速のハードコピーができるハードコピーデータメモリ付
表示回路を提供することにある。
速のハードコピーができるハードコピーデータメモリ付
表示回路を提供することにある。
上記目的は、キャラクタジェネレータとグラフ表示デー
タ用メモリからの２種類のパラレルデータ出力間の論理
演算を行う論理演算回路と、この論理演算回路の出力デ
ータをメモリするメモリと、このメモリの書き込みアド
レスと読み取りアドレスを制御するアドレス制御回路と
を具備させ、ハードコピーが必要なときに上記メモリ上
のデータをプリンタに送ることにより達成するようにし
た。
タ用メモリからの２種類のパラレルデータ出力間の論理
演算を行う論理演算回路と、この論理演算回路の出力デ
ータをメモリするメモリと、このメモリの書き込みアド
レスと読み取りアドレスを制御するアドレス制御回路と
を具備させ、ハードコピーが必要なときに上記メモリ上
のデータをプリンタに送ることにより達成するようにし
た。
ラスタスキャンのＣＲＴに表示する場合、グラフ画像メ
モリとキャラクタジェネレータからの２組のパラレルデ
ータは、ラスタスキャンの動きに合わせて一定周期で出
力され、ビット毎に論理和が取られた後、シフトレジス
タのパラレル入力端子に入力されてラッチされ、シリア
ル信号に変換され、ＣＲＴの画像信号として出力される
。したがって、シフトレジスタのパラレル入力端子に一
定周期で入力されるデータは、上記一定周期毎にアドレ
スが更新されるメモリに上記シフトレジスタにラッチさ
れるタイミングで書き込まれる。これによりＣＲＴのラ
スタが１画面分をスキャンする間にグラフと文字の合成
パターンの１画面分がメモリに書き込まれる。
モリとキャラクタジェネレータからの２組のパラレルデ
ータは、ラスタスキャンの動きに合わせて一定周期で出
力され、ビット毎に論理和が取られた後、シフトレジス
タのパラレル入力端子に入力されてラッチされ、シリア
ル信号に変換され、ＣＲＴの画像信号として出力される
。したがって、シフトレジスタのパラレル入力端子に一
定周期で入力されるデータは、上記一定周期毎にアドレ
スが更新されるメモリに上記シフトレジスタにラッチさ
れるタイミングで書き込まれる。これによりＣＲＴのラ
スタが１画面分をスキャンする間にグラフと文字の合成
パターンの１画面分がメモリに書き込まれる。
以下本発明を第１図に示した実施例及び第２図〜第４図
を用いて詳細に説明する。
を用いて詳細に説明する。
第１図は本発明のハードコピーデータメモリ付表示回路
の一実施例を示す回路図である。第１図において、１は
グラフ表示データ用メモリ、２はキャラクタジェネレー
タで、これら２つからの８ビツトの出力データを入力し
ＯＲデータを出力する論理演算回路３と、論理演算回路
３からの出力を入力し、ＤｏｔＣＬに信号によりシリア
ルデータに変換するシフトレジスタ４とにより構成され
るＣＲＴ表示回路に論理演算路３からの出力信号をバッ
ファするトライステートバッファ５と、トライステート
バッファ５の出力信号を入力するメモリ６と、メモリ６
の出力信号をバッファして、外部にデータを出力するト
ライステートバッファ７と、メモリ６のアドレスデータ
を制御するアドレスカウンタ８と、メモリ６の書き込み
動作と読み取り動作のモード設定をするフリップフロッ
プ９とが組み込まれて構成してあり、動作は以下の順序
による。
の一実施例を示す回路図である。第１図において、１は
グラフ表示データ用メモリ、２はキャラクタジェネレー
タで、これら２つからの８ビツトの出力データを入力し
ＯＲデータを出力する論理演算回路３と、論理演算回路
３からの出力を入力し、ＤｏｔＣＬに信号によりシリア
ルデータに変換するシフトレジスタ４とにより構成され
るＣＲＴ表示回路に論理演算路３からの出力信号をバッ
ファするトライステートバッファ５と、トライステート
バッファ５の出力信号を入力するメモリ６と、メモリ６
の出力信号をバッファして、外部にデータを出力するト
ライステートバッファ７と、メモリ６のアドレスデータ
を制御するアドレスカウンタ８と、メモリ６の書き込み
動作と読み取り動作のモード設定をするフリップフロッ
プ９とが組み込まれて構成してあり、動作は以下の順序
による。
第２図〜第４図は第１図の回路中の信号の動作を示すタ
イミング図で、第３図に示すようにＷＳＥＴ信号が１１
０”レベルになると、フリップフロップ９のＱ信号出力
がｇｔ Ｏ”レベルとなり。
イミング図で、第３図に示すようにＷＳＥＴ信号が１１
０”レベルになると、フリップフロップ９のＱ信号出力
がｇｔ Ｏ”レベルとなり。
トライステートバッファ５のゲートが開き、論理演算回
路３によりグラフ表示データ用メモリ１の出力とキャラ
クタジェネレータ２からの出力信号のＯＲ信号がメモリ
６に入力される。また、フリップフロップ９のＱ信号出
力が“１”レベルになり、アドレスカウンタ８のクリア
信号入力端子（ＣＬＲ）ＬニーＣＲＴ（７）垂直同期信
号ＶＳＹＮＣが入力されるようになり、ＣＲＴのラスタ
スキャン開始直前にアドレスカウンタ８の出力値は“０
”となる、また、フリップフロップ９のて信号出力が１
”レベルになると、メモリ６の書き込みタイミング信号
入力端子ＷＥに第２図に示す通りのＷ「信号が入力され
る。これによりメモリ６の０番地のアドレスにシフトレ
ジスタ４にラッチされてＣＲＴの最初の８ビツト分とし
て表示されるデータと同じデータが書き込まれる０次に
、アドレスカウンタ８のクロック信号入力端子ＣＬＫに
第２図に示すＳ／τ信号（上記ＷＥ倍信号Ｓ／τ信号の
反転信号）が入力され、Ｓ／Ｌ信号の立ち上りのタイミ
ングでアドレスカウンタ８の出力値に１加算される。こ
れによりメモリ６の１番地のアドレスにはシフトレジス
タ４にラッチして前回ＣＲＴに表示した後につづいて表
示される８ビツト分のデータが書き込まれる。この動作
はアドレスカウンタ８の出力値がアドレスカウンタ８内
部に設定した最大値に達するまで続けられる。これによ
りシフトレジスタ４に順次ラッチされて第２図のＤｏｔ
ＣＬに信号の立ち上りタイミングでシリアルデータとし
て出力され、ＣＲＴに表示されるデータは、メモリ６の
アドレスが順次増加されるたびに書き込まれ、ＣＲＴの
表示されるイメージデータがそのままメモリ６にメモリ
される。アドレスカウンタ８に設定する最大値は、ＣＲ
Ｔ−画面分に表示されるデータをメモリするのに必要な
アドレス値が設定され、アドレスカウンタ８の出力値が
この値に達すると、アドレスカウンタ８の■ＲＲＹ信号
出力端子が゛′Ｏ″ルベルになり、フリッププロップ９
の出力を反転させ、書き込みモードから読み取りモード
に変化させる。
路３によりグラフ表示データ用メモリ１の出力とキャラ
クタジェネレータ２からの出力信号のＯＲ信号がメモリ
６に入力される。また、フリップフロップ９のＱ信号出
力が“１”レベルになり、アドレスカウンタ８のクリア
信号入力端子（ＣＬＲ）ＬニーＣＲＴ（７）垂直同期信
号ＶＳＹＮＣが入力されるようになり、ＣＲＴのラスタ
スキャン開始直前にアドレスカウンタ８の出力値は“０
”となる、また、フリップフロップ９のて信号出力が１
”レベルになると、メモリ６の書き込みタイミング信号
入力端子ＷＥに第２図に示す通りのＷ「信号が入力され
る。これによりメモリ６の０番地のアドレスにシフトレ
ジスタ４にラッチされてＣＲＴの最初の８ビツト分とし
て表示されるデータと同じデータが書き込まれる０次に
、アドレスカウンタ８のクロック信号入力端子ＣＬＫに
第２図に示すＳ／τ信号（上記ＷＥ倍信号Ｓ／τ信号の
反転信号）が入力され、Ｓ／Ｌ信号の立ち上りのタイミ
ングでアドレスカウンタ８の出力値に１加算される。こ
れによりメモリ６の１番地のアドレスにはシフトレジス
タ４にラッチして前回ＣＲＴに表示した後につづいて表
示される８ビツト分のデータが書き込まれる。この動作
はアドレスカウンタ８の出力値がアドレスカウンタ８内
部に設定した最大値に達するまで続けられる。これによ
りシフトレジスタ４に順次ラッチされて第２図のＤｏｔ
ＣＬに信号の立ち上りタイミングでシリアルデータとし
て出力され、ＣＲＴに表示されるデータは、メモリ６の
アドレスが順次増加されるたびに書き込まれ、ＣＲＴの
表示されるイメージデータがそのままメモリ６にメモリ
される。アドレスカウンタ８に設定する最大値は、ＣＲ
Ｔ−画面分に表示されるデータをメモリするのに必要な
アドレス値が設定され、アドレスカウンタ８の出力値が
この値に達すると、アドレスカウンタ８の■ＲＲＹ信号
出力端子が゛′Ｏ″ルベルになり、フリッププロップ９
の出力を反転させ、書き込みモードから読み取りモード
に変化させる。
読み取りモードでは、第４図に示すように、外部からＤ
ｏ＝Ｄ７に入力されるデータを上位アドレス書き込み信
号ＡＳＥＴＨと、下位アドレス書き込み信号ＡＳＥＴＬ
とによりアドレスカウンタ８にメモリ６から読み出す先
頭アドレスを設定する。次に、読み取り制御信号ＤＲＥ
ＡＤがパ０”レベルになると、メモリ６からアドレスカ
ウンタ８の出力するアドレスに書き込まれているデータ
が、ＤＯ”Ｄ７に出力される。これにより外部からメモ
リ６の内容を読み取ることができる。またＤＲＥＡＤ信
号がアドレスカウンタ８のＣＬＫ端子に入力されるよう
に、フリップフロップ９のＱ出力が゛′１″レベルに変
化しているから、ＤＲＥＡＤ信号が“０″から“１″に
変化するたびにアドレスカウンタ８の出力は１づつ加算
される。これによりデータを読み取るたびにＤＲＥＡＩ
）信号を一度１１０″′から“１′°レベルに変化させ
るだけでＤｏ”Ｄｖにはアドレスが１づつ加算されたメ
モリ６の内容が出力される。
ｏ＝Ｄ７に入力されるデータを上位アドレス書き込み信
号ＡＳＥＴＨと、下位アドレス書き込み信号ＡＳＥＴＬ
とによりアドレスカウンタ８にメモリ６から読み出す先
頭アドレスを設定する。次に、読み取り制御信号ＤＲＥ
ＡＤがパ０”レベルになると、メモリ６からアドレスカ
ウンタ８の出力するアドレスに書き込まれているデータ
が、ＤＯ”Ｄ７に出力される。これにより外部からメモ
リ６の内容を読み取ることができる。またＤＲＥＡＤ信
号がアドレスカウンタ８のＣＬＫ端子に入力されるよう
に、フリップフロップ９のＱ出力が゛′１″レベルに変
化しているから、ＤＲＥＡＤ信号が“０″から“１″に
変化するたびにアドレスカウンタ８の出力は１づつ加算
される。これによりデータを読み取るたびにＤＲＥＡＩ
）信号を一度１１０″′から“１′°レベルに変化させ
るだけでＤｏ”Ｄｖにはアドレスが１づつ加算されたメ
モリ６の内容が出力される。
本実施例によれば、書き込みモード指定の信号を送るだ
けで一画面分のイメージパターンをメモリすると、自動
的に終了させ、読み取り可能な状態に設定するため、複
雑な制御を外部から行う必要がない、また、読み取り動
作は、先頭アドレスを一度設定するだけで、次からはア
ドレス指定を行わなくても自動的にアドレスが進み、次
々とデータを読み出すことができるなどの効果がある。
けで一画面分のイメージパターンをメモリすると、自動
的に終了させ、読み取り可能な状態に設定するため、複
雑な制御を外部から行う必要がない、また、読み取り動
作は、先頭アドレスを一度設定するだけで、次からはア
ドレス指定を行わなくても自動的にアドレスが進み、次
々とデータを読み出すことができるなどの効果がある。
以上説明したように、本発明によれば、ＣＲＴに表示さ
れるイメージパターンをＣＲＴ表示回路が一画面表示す
る時間でメモリすることが安価に実現可能となり、従来
の高速ハードコピー装置の１／２〜１１５の価格でハー
ドコピーシステムを実現できる効果がある。また、従来
技術の如く表示データがシリアル信号に変換された後で
メモリする方式に比較して、信号を取り込むために必要
な回路の応答スピードは、↓／シリアルデータ変換前の
パラレルデータ長となり、８ビツトの場合は、１７８の
応答スピードの回路で同じ速さのメモリ動作を可能にす
るという効果がある。
れるイメージパターンをＣＲＴ表示回路が一画面表示す
る時間でメモリすることが安価に実現可能となり、従来
の高速ハードコピー装置の１／２〜１１５の価格でハー
ドコピーシステムを実現できる効果がある。また、従来
技術の如く表示データがシリアル信号に変換された後で
メモリする方式に比較して、信号を取り込むために必要
な回路の応答スピードは、↓／シリアルデータ変換前の
パラレルデータ長となり、８ビツトの場合は、１７８の
応答スピードの回路で同じ速さのメモリ動作を可能にす
るという効果がある。
第１図は本発明のハードコピーデータメモリ付表示回路
の一実施例を示す回路図、第２図〜第４図は第１図の回
路中の信号の動作を示すタイミング図である。 １・・・グラフ表示データ用メモリ、２・・・キャラク
タジェネレータ、３・・・論理演算回路、４・・・シフ
トレジスタ、５，７・・・トライステートバッファ、６
・・・メモリ、８・・・アドレスカウンタ、９・・・フ
リップフロップ。 本 ＩＩ！１
の一実施例を示す回路図、第２図〜第４図は第１図の回
路中の信号の動作を示すタイミング図である。 １・・・グラフ表示データ用メモリ、２・・・キャラク
タジェネレータ、３・・・論理演算回路、４・・・シフ
トレジスタ、５，７・・・トライステートバッファ、６
・・・メモリ、８・・・アドレスカウンタ、９・・・フ
リップフロップ。 本 ＩＩ！１
Claims (1)
- １、キャラクタジェネレータとグラフ表示データ用メモ
リからの出力データを合成して表示する表示回路におい
て、前記キャラクタジェネレータと前記グラフ表示デー
タ用メモリからの２組のパラレルデータ出力間の論理演
算を行う論理演算回路と、該論理演算回路の出力データ
をメモリするメモリと、該メモリの書き込みアドレスと
読み取りアドレスを制御するアドレス制御回路とを具備
することを特徴とするハードコピーデータメモリ付表示
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62151182A JPS63316092A (ja) | 1987-06-19 | 1987-06-19 | ハ−ドコピ−デ−タメモリ付表示回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62151182A JPS63316092A (ja) | 1987-06-19 | 1987-06-19 | ハ−ドコピ−デ−タメモリ付表示回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63316092A true JPS63316092A (ja) | 1988-12-23 |
Family
ID=15513081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62151182A Pending JPS63316092A (ja) | 1987-06-19 | 1987-06-19 | ハ−ドコピ−デ−タメモリ付表示回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63316092A (ja) |
-
1987
- 1987-06-19 JP JP62151182A patent/JPS63316092A/ja active Pending
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