JPS63316501A - 周波数シンセサイザ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は計測分野において可変周波数信号発生器の一部
として用いられる周波数シンセサイザに関するものであ
る。

〔従来の技術〕

従来、ディジタルシンセサイザで所定の周波数範囲内の
周波数を可変させて任意の周波数信号出力させる場合、
第４図に示すような周波数シンセサイザが一般的に用い
られていた。

この周波数シンセサイザはレジスタ１、アキュームレー
タ２、波形メモリ３、レジスタ４、Ｄ／Ａ変換器５を備
えて構成されている。そして、この周波数シンセサイザ
では、予め決められた周波数設定データｋ（ディジタル
信号）がクロック信号ｆｃｋのタイミングてレジスタ１
にラッチされると、アキュームレータ２はレジスタ１よ
り周波数設定データｋが供給される毎にクロック信号ｆ
ｃｋのタイミングで順次累算演算を行う。さらに、アキ
ュームレータ２によって累算演算が行われる毎に出力さ
れる信号は、予め波形メモリ３に記憶された波形データ
をラッチするためのアドレス指定信号となり、このアド
レス指定信号によって波形メモリ３のアドレスが指定さ
れると、このアドレス内の波形データをラッチして読み
出す。さらに、読み出された波形データはレジスタ４に
一旦ラッチされた後、Ｄ／Ａ変換器５によってクロック
信号ｆ″、にのタイミングでアナログに変換され所望の
周波数信号ｆ。とじて出力される。

ここで、出力される周波数信号ｆ。は ｆｏ−−Ｌｆｏｋで表わされ、ｎは波形メモリ３のデ−
タ量、つまり波形の１周期が何バイトであるかを示して
いる。また、ｎとｆｃｋの関係からｆ。の分解能とサン
プリング定理（ｆｏ＜％ｆｃｋ）により最高出力周波数
ｆ。ｍａｘが決まり、ｆｏの可変周波数範囲はｆｏ−Ｆ
ｄ〜丁１で周波数分解能はｆ」上となっている。

〔発明が解決しようとする問題点〕

ところで、上述した周波数シンセサイザにおいて、例え
ば５ＭＨｚ以上の高周波数の周波数信号ｆｏを得るため
には、クロック信号ｆｃｋを高周波数にする必要がある
。しかしながら、上述した周波数シンセサイザではアキ
ュームレータ２の演算時間またはアキュームレータ２の
出力が変化してから波形メモリ３の波形データがレジス
タ４に人力され安定するまでの時間のうち遅い方を周期
とする周波数によってクロック信号ｆｃｋの周波数の上
限が制限され、ｆｃｋを十分高くすることができなかっ
た。ざらにｆ。ｋを高くてきない理由について詳述する
と、上述した周波数シンセサイザにおいて例えばｆｃｋ
を高くしていきアキュームレータ２の演算時間＞　１　
／　ｆ　ｃｋとなると、累算演算が完了する前に次の累
算演算が開始されるため、正確な累算結果が得られずす
べての累算結果が無意味となり、このため所望の周波数
信号ｆ。にて可変出力させることができなかった。この
ことはアキュームレータ２で行われる演算の桁数が増加
して桁上げ信号が遅延した場合にも生じる問題てあった
。

さらに、アキュームレータ２の出力から波形メモリ３を
介してレジスタ４にラッチされる波形データは、クロッ
ク信号ｆｃｋの周期内で出力されなければならないので
あるが、波形メモリ３のアクセスタイムを主要因として
生ずる一定の伝幡遅延がアキュームレータ２の出力から
レジスタ４の人力間に存在しりｆツク信号Ｆｃｋの周期
を遅延時間より短かくすることができない。このことが
ｆｃｋの上限を制限する要因となっていた。

ところが、上述し・た波形メモリ３のアクセスタイムは
速くても十数ｎ５ｅｃ程度である上、容量の増加に比例
して動作速度も遅くなってしまい、ある程度の周波数可
変範囲を得るためには、メモリの容量が増えるために実
際上のアクセスタイムは数＋ｎ５ｅｃ程度となっている
。

従って、上述したように従来の周波数シンセサイザでは
クロック信号ｆｃｋの周波数を高くすることができない
ため高周波数の周波数信号ｆ。を出力させることが困難
てあった。

そこで、本発明は上述した問題点に鑑みてなされたもの
であり、その目的はクロック信号の周波数を高くてき高
周波数まで可変させて所望の周波数信号を出力させるこ
とができる周波数シンセサイザを提供することにある。

〔問題点を解決するための手段〕

上記目的を達成するため本発明による周波数シンセサイ
ザは、 予め設定される周波数設定データｋをｎ倍累算する累算
部７と、 上記累算部７より出力される各累算信号間を補間するよ
うに前記周波数設定データｋを演算する補間演算部８と
、 前記累算部７と補間演算部８に対応して複数設けられ、
各々が同一の波形データを有し、前記累算部７および補
間演算部８より出力される各累算信号をアドレスとして
前記波形データをアクセスする波形メモリ部９と、 前記累算信号に基づいて波形メモリ部９から読み出され
た波形データをラッチするレジスタ部１０と、 上記レジスタ部１０より出力される波形データなり／Ａ
変換するＤ／Ａ変換部１１と、前記累算部７、レジスタ
部１０．Ｄ／Ａ変換部１１に各々供給される複数の同期
信号をクロック信号ｆｃｋに基づいて生成する信号発生
部６と、を備えたことを特徴としている。

〔作　　用〕

周波数設定データｋが供給されると、累算部７は信号発
生部６の同期信号に基づいて周波数設定データｋを０倍
する累算演算を行う。また、累算部７の累算動作に並行
して補間演算部８は累算部７より出力される累算信号間
を補間する演算を行う。累算部７および補間演算部８の
各々から出力される累算信号は直接アドレスになってそ
れぞれに対応する波形メモリ部９の波形データをアクセ
スして読み出す。この読み出された波形データは信号発
生部６の同期信号に基づいてレジスタ部１０にラッチさ
れる。ざらに、レジスタ部１０にラッチされた波形デー
タはＤ／Ａ変換部１１にて信号発生部６の同期信号に基
づいてアナログ信号に変換さね所望の周波数信号ｆ。と
じて出力される。

〔実施例〕

第１図は本発明による周波数シンセサイザの一実施例を
示すブロック構成図である。

この実施例による周波数シンセサイザは、信号発生部６
、累算部７、補間演算部８、波形メモリ部９、レジスタ
部１０、Ｄ／Ａ変換部１１を備えて構成されており、累
算部７と補間演算部８の累算演算を並行して行うことに
より１つの周波数設定データｋに対して２ポイント分の
波形データを読み出し、この読み出された波形データを
レジスタ部１０に一旦ラッチした後Ｄ／Ａ変換して所望
の周波数の周波数信号ｆ。に可変して出力している。

信号発生部６は第２図に示すように予め設定されるクロ
ック信号ｆｃｋに基づいて所定パルス幅の信号を複数生
成しており、各信号は同期信号として累算部７、レジス
タ部１０、Ｄ／Ａ変換部１１に供給され駆動制御される
ようになっている。

累算部７は予め設定される周波数設定データｋを、信号
発生部６より供給される同期信号ａに基づいてｎ倍累算
するもので、ここでは、レジスタ１２とアキュームレー
タ１３を備えており、アキュームレータ１３の人力に加
えられているレジスタ１２の入力線は１木ずつずれて接
続されている。従って、アキュームレータ１３にはレジ
スタ１２にラッチされた周波数設定データにの２倍の信
号が供給され累算が行われるようになっている。

ここで、周波数設定データには所望の周波数信号ｆ。を
出力させるための情報となるディジタル信号である。

補間演算部８は累算部７と並行して補間演算を行うもの
で、累算部７より順次出力される各累算信号間を補間す
るように周波数設定データにと演算している。さらに詳
述すると、この補間演算部８は例えば加算器によって構
成され、レジスタ１２から供給される周波数設定データ
にとアキュームレータ１３から供給される２倍累算され
た累算信号とを加算し、累算部７より出力される各累算
信号間の中間の演算を行っている。

波形メモリ部９は累算部７と補間演算部８に対応した数
のメモリ９ａ、９ｂを備えており、各メモリ９ａ、９ｂ
には第３図に示すように出力ｆ。

を決める同一の波形データが記憶されている。さらに詳
述すると、この波形メモリ部９は累算部７より出力され
る補間信号を直接アドレスとして波形データをアクセス
するメモリ９ａと、補間演算部８より出力される補間累
算信号をアドレスとして波形データをアクセスするメモ
リ９ｂとを備えて構成されている。

すなわち、この実施例では１つの周波数設定データｋが
レジスタ１２にラッチされ、累算部７と補間演算部８と
が各々並行して累算演算が行われると、これら累算部７
と補間演算部８から出力される累算信号がアドレスとな
って各々に対応ずるメモリ９ａ、９ｂの波形データをア
クセスし、メモリ９ａ、９ｂから波形データを１ポイン
トずつ読み出しその結果１回の累算演算によって２ポイ
ント分の波形データが読み出されるようになっている。

レジスタ部１０は波形メモリ部９のメモリ９ａ、９ｂに
対応する数だけ設けられ、各メモリ９ａ、９ｂより読み
出された波形データを信号発生部６より供給される同期
信号ａ、ｂ、ｃに基づいて一定時間ラッチする前段レジ
スタ１０ａ。

１０ｂと、この前段レジスタ１０ａ、１０ｂにラッチさ
れた波形データを信号発生部６より供給される同期信号
ｄに基づいてさらに一定時間ラッチする後段レジスタ１
０ｃとを備えたものであり、後段レジスタ１０ｃはＤ／
Ａ変換部１１に対してタイミングのマージンをとるため
に設けられている。

Ｄ／Ａ変換部１１は後段レジスタ１０ｃより順次供給さ
れる波形データ（ディジタル信号）を信号発生部６より
供給される同期信号ｅに基づいてアナログ信号に変換し
て所望の周波数信号ｆ。を出力させている。

次に上記のように構成される周波数シンセサイザの動作
を第２図および第３図に基づいて説明する。

第２図は本発明に係る周波数シンセサイザにおける信号
発生部にて生成される同期信号で、各部の動作タイミン
グを示す図、第３図は同シンセサイザにおけるレジスタ
部の各メモリに記憶されている波形データの一例を示す
波形図である。

ここで、周波数設定データｋが累算部７に供給されると
、この周波数設定データには第２図（ａ）に示す同期信
号ａの立上りでレジスタ１２にラッチされアキュームレ
ータ１３にて２倍の累算演算が行われる。また、累算部
７による累算演算に並行して補間演算部８ではレジスタ
１２より出力される周波数設定データにとアキュームレ
ータ１３より出力される累算信号を加算し、アキューム
レータ１３より出力される累算信号間を補間する１＝ｔ
−演算が行われる。次に、累算部７および補間演算部８
の両者より出力される累算信号がアドレスとなってそれ
ぞれに対応して設けられるメそり９ａ、９ｂの波形デー
タをアクセスして読み出す。ここで、１回の累算演算で
２ポイント分の波形データを読み出せるので、アキュー
ムレータ１３に加える周期信号ａはクロック信号ｆｃｋ
に対して’ｓ’１ｔｃｋで駆動することができる。そし
て、累算部７の累算信号がアドレスとなって読み出され
た波形データ（第３図中Ｏ印で示すデータ）は第２図（
ｂ）の同期信号すの立上り、換言すればアキュームレー
タ１３が累算動作を開始してからクロック信号ｆｅｂの
１．５クロック分で前段レジスタ１０ａにラッチされる
。また、補間演算部８の信号がアドレスとなって読み出
された波形データ（第３図中Ｘ印で示すデータ）は第２
図（ａ）に示す同期信号ａの２個目の立上り、換言すれ
ばアキュームレータ１３が累算動作を開始してからクロ
ック信号ｆｅｂの２クロック分で前段レジスタ１０７に
ラッチされる。さらに、最初に前段レジメタ１０疑にラ
ッチされた波形データ（第３図中Ｏ印で示すデータ）は
、第２図（ｄ）に示す同期信号の４個目の立上りで後段
レジスタ１０ｃにラッチされる。また、この後に前段レ
ジスタ１０ｂにラッチされた波形データ（第３図中ｘ印
で示すデータ）は、第２図（ｄ）に示す同期信号の５個
目の立上りで後段レジスタ１０ｃにラッチされる。

そしてさらに後段レジスタ１０ｃにラッチされた波形デ
ータはＤ／Ａ変換部１１にて第２図（ｄ）から１／２周
期遅れた（ｅ）で示すようにそれぞれが同期信号の立上
りでアナログ信号に変換されその出力端子から所望の高
周波数の周波数信号ｆ。が出力される。

なお前段レジスタ１０ａ、ｂの選択には第２図（ｂ）、
（ｃ）の同期信号す、ｃが用いられている。

従って、上述したようにアキュームレータ１３を駆動す
るための同期信号ａの周波数はクロック信号ｆｃｋの半
分にできるのでアキュームレータ１３の演算時間に対す
るマージンがとれ、例えばアキュームレータ１３の演算
の桁数が増加した場合でもこれに対処でき正確な累算演
算を行うことができる。

また、アキュームレータ１３が累算を開始してから波形
データがレジスタ部１０にラッチされるまでの時間をク
ロック信号ｆｃｋの１．５〜２．０クロック分とわるの
で、その分クロック信号ｆｃｋの周波数を高くすること
ができその結果高い周波数４８号ｆ。を出力させること
ができる。また、このことから周波数信号ｆ。の可変周
波数範囲を拡大することができる。

ところで、上述した実施例ではアキュームレータ１３に
加えられるレジスタ１２の信号線を１本ずつずらして結
線することにより周波数設定データｋを２倍したものを
アキュームレータ１３に供給して累算する構成となって
いるが、これに限ることなく周波数設定データｋを０倍
したものをアキュームレータ１３に供給して累算し、こ
のアキュームレータ１３より出力される各累算信号間を
補間演算部８にて補間する構成としても良い。

これによフてアキュームレータ１３に加えられる同期信
号ａのパルス幅をクロック信号ｆｃｋの１／ｎにするこ
とができる。但しこの場合、補間累算部８の後段に設け
られたメモリ９ｂは補間累算部８に対応した数だけ必要
となる。

〔発明の効果〕

以上説明したように本発明に係る周波数シンセサイザは
、累算部での累算演算に並行して補間演算部で演算が行
われるので、１つの周波数設定データに対して複数ポイ
ントの波形データをレジスタ部にラッチすることができ
る。これにより累算部が累算を開始してから波形データ
がレジスタ部にラッチされるまての時間をタロックイ＝
号ｆｃｋの周期に対して十分余裕を持ってとることがで
きるので、その分クロック信号ｆｃｋの周波数を高くで
き高い周波数信号ｆ。まで可変周波数範囲を拡大して出
力することができるという効果がある。

【図面の簡単な説明】

第１図は本発明による周波数シンセサイザの一実施例を
示すブロック構成図、第２図は同シンセサイザにおける
信号発生部にて生成される同期信号で、各部の動作タイ
ミングを示す図、第３図は同シンセサイザにおけるレジ
スタ部の各メモリに記憶されている波形データの一例を
示す波形図、第４図は従来の周波数シンセサイザの一例
を示す図である。 ６・・・信号発生部、　　７−・・累算部。 ８・・・補間累算部、　　９−・・波形メモリ部。 １０−・・レジスタ部、１１−Ｄ／Ａ変換部。 ｋ−・・周波数設定データ。 ｆｃｋ・・・クロック信号。

Claims (1)

1. 【特許請求の範囲】 予め設定される周波数設定データ（ｋ）をｎ倍累算する
   累算部（７）と、 上記累算部（７）より出力される各累算信号間を補間す
   るように前記周波数設定データ（ｋ）を演算する補間演
   算部（８）と、 前記累算部（７）と補間演算部（８）に対応して複数設
   けられ、各々が同一の波形データを有し、前記累算部（
   ７）および補間演算部（８）より出力される各累算信号
   をアドレスとして前記波形データをアクセスする波形メ
   モリ部（９）と、前記累算信号に基づいて波形メモリ部
   （９）から読み出された波形データをラッチするレジス
   タ部（１０）と、 上記レジスタ部（１０）より出力される波形データをＤ
   ／Ａ変換するＤ／Ａ変換部（１１）と、前記累算部（７
   ）、レジスタ部（１０）、Ｄ／Ａ変換部（１１）に各々
   に供給される複数の同期信号をクロック信号（ｆ＿ｃ＿
   ｋ）に基づいて生成する信号発生部（６）と、を備えた
   ことを特徴とする周波数シンセサイザ。