JPH0345565B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は計測分野において可変周波数信号発生
器の一部として用いられる周波数シンセサイザに
関するものである。

〔従来の技術〕

従来、デイジタルシンセサイザで所定の周波数
範囲内の周波数を可変させて任意の周波数信号出
力させる場合、第４図に示すような周波数シンセ
サイザが一般的に用いられていた。

この周波数シンセサイザはレジスタ１、アキユ
ームレータ２、波形メモリ３、レジスタ４、Ｄ／
Ａ変換器５を備えて構成されている。そして、こ
の周波数シンセサイザでは、予め決められた周波
数設定データｋ（デイジタル信号）がクロツク信
号f_ckのタイミングでレジスタ１にラツチされる
と、アキユームレータ２はレジスタ１より周波数
設定データｋが供給される毎にクロツク信号f_ck
のタイミングで順次累算演算を行う。さらに、ア
キユームレータ２によつて累算演算が行われる毎
に出力される信号は、予め波形メモリ３に記憶さ
れた波形データをラツチするためのアドレス指定
信号となり、このアドレス指定信号によつて波形
メモリ３のアドレスが指定されると、このアドレ
ス内の波形データをラツチして読み出す。さら
に、読み出された波形データはレジスタ４に一旦
ラツチされた後、Ｄ／Ａ変換器５によつてクロツ
ク信号f_ckのタイミングでアナログに変換され所
望の周波数信号f_pとして出力される。

ここで、出力される周波数信号f_pはf_p＝ｋ／ｎf_ckで 表わされ、ｎは波形メモリ３のデータ量、つまり
波形の１周期が何ビツトであるかを示している。
また、ｎとf_ckの関係からf_pの分解能とサンプリン
グ定理（f_p＜1/2f_ck）により最高出力周波数
f_{p nax}が決まり、f_pの可変周波数範囲はf_p＝f_ck／ｎ〜 f_ck／２で周波数分解能はf_ck／ｎとなつている。

〔発明が解決しようとする問題点〕

ところで、上述した周波数シンセサイザにおい
て、例えば5MHz以上の高周波数の周波数信号f_p
を得るためには、クロツク信号f_ckを高周波数に
する必要がある。しかしながら、上述した周波数
シンセサイザではアキユームレータ２の演算時間
またはアキユームレータ２の出力が変化してから
波形メモリ３の波形データがレジスタ４に入力さ
れ安定するまでの時間のうち遅い方を周期とする
周波数によつてクロツク信号f_ckの周波数の上限
が制限され、f_ckを十分高くすることができなか
つた。さらにf_ckを高くできない理由について詳
述すると、上述した周波数シンセサイザにおいて
例えばf_ckを高くしていきアキユームレータ２の
演算時間＞１／f_ckとなると、累算演算が完了す
る前に次の累算演算が開始されるため、正確な累
算結果が得られずすべての累算結果が無意味とな
り、このため所望の周波数信号f_pにて可変出力さ
せることができなかつた。このことはアキユーム
レータ２で行われる演算の桁数が増加して桁上げ
信号が遅延した場合にも生じる問題であつた。

さらに、アキユームレータ２の出力から波形メ
モリ３を介してレジスタ４にラツチされる波形デ
ータは、クロツク信号f_ckの周期内で出力されな
ければならないのであるが、波形メモリ３のアク
セスタイムを主要因として生ずる一定の伝幡遅延
がアキユームレータ２の出力からレジスタ４の入
力間に存在しクロツク信号F_ckの周期を遅延時間
より短かくすることができない。このことがf_ck
の上限を制限する要因となつていた。

ところが、上述した波形メモリ３のアクセスタ
イムは速くても十数nsec程度である上、容量の増
加に比例して動作速度も遅くなつてしまい、ある
程度の周波数可変範囲を得るためには、メモリの
容量が増えるために実際上のアクセスタイムは数
十nsec程度となつている。

従つて、上述したように従来の周波数シンセサ
イザではクロツク信号f_ckの周波数を高くするこ
とができないため高周波数の周波数信号f_pを出力
させることが困難であつた。

そこで、本発明は上述した問題点に鑑みてなさ
れたものであり、その目的はクロツク信号の周波
数を高くでき高周波数まで可変させて所望の周波
数信号を出力させることができる周波数シンセサ
イザを提供することにある。

〔問題点を解決するための手段〕

予め設定される周波数設定データｋをｎ倍する
累算部７と、 上記累算部より出力される累算信号と前記周波
数設定データをもとに各累算信号間を補間演算す
る補間演算部６と、 前記累算部と補間演算部に対応して設けられ、
各々が同一の波形データを記憶し、前記累算部及
び補間演算部より出力される各累算信号をアドレ
スとしてアクセスすることによつて前記波形デー
タを出力する波形メモリ部９と、 前記各累算信号に基づいて波形メモリ部から読
み出された前記各波形データをラツチし、一連の
波形データとして出力するレジスタ部１０と、 上記レジスタ部より出力される前記一連の波形
データをＤ／Ａ変換しアナログ信号として出力す
るＤ／Ａ変換部１１を備えたことを特徴としてい
る。

〔作用〕

周波数設定データｋが供給されると、累算部７
は信号発生部６の同期信号に基づいて周波数設定
データｋをｎ倍する累算演算を行う。また、累算
部７の累算動作に並行して補間演算部８は累算部
７より出力される累算信号間を補間する演算を行
う。累算部７および補間演算部８の各々から出力
される累算信号は直接アドレスになつてそれぞれ
に対応する波形メモリ部９の波形データをアクセ
スして読み出す。この読み出された波形データは
信号発生部６の同期信号に基づいてレジスタ部１
０にラツチされる。さらに、レジスタ部１０にラ
ツチされた波形データはＤ／Ａ変換部１１にて信
号発生部６の同期信号に基づいてアナログ信号に
変換され所望の周波数信号f_pとして出力される。

〔実施例〕

第１図は本発明による周波数シンセサイザの一
実施例を示すブロツク構成図である。

この実施例による周波数シンセサイザは、信号
発生部６、累算部７、補間演算部８、波形メモリ
部９、レジスタ部１０、Ｄ／Ａ変換部１１を備え
て構成されており、累算部７と補間演算部８の累
算演算を並行して行うことにより１つの周波数設
定データｋに対して２ポイント分の波形データを
読み出し、この読み出された波形データをレジス
タ部１０に一旦ラツチした後Ｄ／Ａ変換して所望
の周波数の周波数信号f_pに可変して出力してい
る。

信号発生部６は第２図に示すように予め設定さ
れるクロツク信号f_ckに基づいて所定パルス幅の
信号を複数生成しており、各信号は同期信号とし
て累算部７、レジスタ部１０、Ｄ／Ａ変換部１１
に供給され駆動制御されるようになつている。

累算部７は予め設定される周波数設定データｋ
を、信号発生部６より供給される同期信号ａに基
づいてｎ倍累算するもので、ここでは、レジスタ
１２とアキユームレータ１３を備えており、アキ
ユームレータ１３の入力に加えられているレジス
タ１２の入力線は１本ずつずれて接続されてい
る。従つて、アキユームレータ１３にはレジスタ
１２にラツチされた周波数設定データｋの２倍の
信号が供給され累算が行われるようになつてい
る。

ここで、周波数設定データｋは所望の周波数信
号f_pを出力させるための情報となるデイジタル信
号である。

補間演算部８は累算部７と並行して補間演算を
行うもので、累算部７より順次出力される各累算
信号間を補間するように周波数設定データｋと演
算している。さらに詳述すると、この補間演算部
８は例えば加算器によつて構成され、レジスタ１
２から供給される周波数設定データｋとアキユー
ムレータ１３から供給される２倍累算された累算
信号とを加算し、累算部７より出力される各累算
信号間の中間の演算を行つている。

波形メモリ部９は累算部７と補間演算部８に対
応した数のメモリ９ａ，９ｂを備えており、各メ
モリ９ａ，９ｂには第３図に示すように出力f_pを
決める同一の波形データが記憶されている。さら
に詳述すると、この波形メモリ部９は累算部７よ
り出力される補間信号を直接アドレスとして波形
データをアクセスするメモリ９ａと、補間演算部
８より出力される補間累算信号をアドレスとして
波形データをアクセスするメモリ９ｂとを備えて
構成されている。

すなわち、この実施例では１つの周波数設定デ
ータｋがレジスタ１２にラツチされ、累算部７と
補間演算部８とが各々並行して累算演算が行われ
ると、これら累算部７と補間演算部８から出力さ
れる累算信号がアドレスとなつて各々に対応する
メモリ９ａ，９ｂの波形データをアクセスし、メ
モリ９ａ，９ｂから波形データを１ポイントずつ
読み出しその結果１回の累算演算によつて２ポイ
ント分の波形データが読み出されるようになつて
いる。

レジスタ部１０は波形メモリ部９のメモリ９
ａ，９ｂより出力される波形データを信号発生部
６より供給される同期信号ａ，ｂ，ｃに基づいて
一定時間ラツチする前段レジスタ１０ａ，１０ｂ
と、この前段レジスタ１０ａ，１０ｂにラツチさ
れた波形データを信号発生部６より供給される同
期信号ｄに基づいてさらに一定時間ラツチする後
段レジスタ１０ｃとを備えたものであり、後段レ
ジスタ１０ｃはＤ／Ａ変換部１１に対してタイミ
ングのマージンをとるために設けられている。

Ｄ／Ａ変換部１１は後段レジスタ１０ｃより順
次供給される波形データ（デイジタル信号）を信
号発生部６より供給される同期信号ｅに基づいて
アナログ信号に変換して所望の周波数信号f_pを出
力させている。

次に上記のように構成される周波数シンセサイ
ザの動作を第２図および第３図に基づいて説明す
る。

第２図は本発明に係る周波数シンセサイザにお
ける信号発生部にて生成される同期信号で、各部
の動作タイミングを示す図、第３図は同シンセサ
イザにおけるレジスタ部の各メモリに記憶されて
いる波形データの一例を示す波形図である。

ここで、周波数設定データｋが累算部７に供給
されると、この周波数設定データｋは第２図ａに
示す同期信号ａの立上りでレジスタ１２にラツチ
されアキユームレータ１３にて２倍の累算演算が
行われる。また、累算部７による累算演算に並行
して補間演算部８ではレジスタ１２より出力され
る周波数設定データｋとアキユームレータ１３よ
り出力される累算信号を加算し、アキユームレー
タ１３より出力される累算信号間を補間する演算
が行われる。次に、累算部７および補間演算部８
の両者より出力される累算信号がアドレスとなつ
てそれぞれに対応して設けられるメモリ９ａ，９
ｂの波形データをアクセスして読み出す。ここ
で、クロツク信号f_ckの１周期内で２ポイント分
の波形データを読み出せるので、アキユーレータ
１３に加える周期信号ａはクロツク信号f_ckに対
して1/2f_ckで駆動することができる。そして、累
算部７の累算信号がアドレスとなつて読み出され
た波形データ（第３図中○印で示すデータ）は第
２図ｂの同期信号ｂの立上り、換言すればアキユ
ームレータ１３が累算動作を開始してからクロツ
ク信号f_ckの1.5クロツク分で前段レジスタ１０ａ
にラツチされる。また、補間演算部８の信号がア
ドレスとなつて読み出された波形データ（第３図
中×印で示すデータ）は第２図ａに示す同期信号
ａの２個目の立上り、換言すればアキユームレー
タ１３が累算動作を開始してからクロツク信号
f_ckの２クロツク分で前段レジスタ１０ｂにラツ
チされる。さらに、最初に前段レジスタ１０ａに
ラツチされた波形データ（第３図中○印で示すデ
ータ）は、第２図ｄに示す同期信号の４個目の立
上りで後端レジスタ１０ｃにラツチされる。ま
た、この後に前段レジスタ１０ｂにラツチされた
波形データ（第３図中×印で示すデータ）は、第
２図ｄに示す同期信号の５個目の立上りで後段レ
ジスタ１０ｃにラツチされる。

そしてさらに後段レジスタ１０ｃにラツチされ
た変形データはＤ／Ａ変換部１１１１にて第２図
ｄから1/2周期遅れたｅで示すようにそれぞれが
同期信号の立上りでアナログ信号に変換されてそ
の出力端子から所望の高周波数の周波数信号f_pが
出力される。

なお前段レジスタ１０ａ，ｂの選択には第２図
ｂ，ｃの同期信号ｂ，ｃが用いられている。

従つて、上述したようにアキユームレータ１３
を駆動するための同期信号ａの周波数はクロツク
信号f_ckの半分にできるのでアキユームレータ１
３の演算時間に対するマージンがとれ、例えばア
キユームレータ１３の演算の桁数が増加した場合
でもこれに対処でき正確な累算演算を行うことが
できる。

また、アキユームレータ１３が累算を開始して
から波形データがレジスタ部１０にラツチされる
までの時間をクロツク信号f_ckの1.5〜2.0クロツク
分とれるので、その分クロツク信号f_ckの周波数
を高くすることができその結果高い周波数信号
f_ckを出力させることができる。また、このこと
から周波数信号f_pの可変周波数範囲を拡大するこ
とができる。

ところで、上述した実施例ではアキユームレー
タ１３に加えられるレジスタ１２の信号線を１本
ずつずらして結線することにより周波数設定デー
タｋを２倍したものをアキユームレータ１３に供
給して累算する構成となつているが、これに限る
ことなく周波数設定データｋをｎ倍したものをア
キユームレータ１３に供給して累算し、このアキ
ユームレータ１３より出力される各累算信号間を
補間演算部８にて補間する構成としても良い。こ
れによつてアキユームレータ１３に加えられる同
期信号ａのパルス幅をクロツク信号f_ckの１／ｎ
にすることができる。但しこの場合、補間累算部
８の後段に設けられたメモリ９ｂは補間累算部８
に対応した数だけ必要となる。

〔発明の効果〕

以上説明したように本発明に係る周波数シンセ
サイザは、累算部での累算演算に並行して補間演
算部で演算が行われるので、クロツク信号の１周
期内で複数ポイントの波形データをレジスタ部に
ラツチすることができる。これにより累算部が累
算を開始してから波形データがレジスタ部にラツ
チされるまでの時間をクロツク信号f_ckの周期に
対して十分余裕を持つてとることができるので、
その分クロツク信号f_ckの周波数を高くでき高い
周波数信号f_pまで可変周波数範囲を拡大して出力
することができるという効果がある。

【図面の簡単な説明】

第１図は本発明による周波数シンセサイザの一
実施例を示すブロツク構成図、第２図は同シンセ
サイザにおける信号発生部にて生成される同期信
号で、各部の動作タイミングを示す図、第３図は
同シンセサイザにおけるレジスタ部の各メモリに
記憶されている波形データの一例を示す波形図、
第４図は従来の周波数シンセサイザの一例を示す
図である。 ６……信号発生部、７……累算部、８……補間
累算部、９……波形メモリ部、１０……レジスタ
部、１１……Ｄ／Ａ変換部、ｋ……周波数設定デ
ータ、f_ck……クロツク信号。

Claims (1)

1. 【特許請求の範囲】 １ 予め設定される周波数設定データｋをｎ倍す
   る累算部７と、 上記累算部より出力される累算信号と前記周波
   数設定データをもとに各累算信号間を補間演算す
   る補間演算部８と、 前記累算部と補間演算部に対応して設けられ、
   各々が同一の波形データを記憶し、前記累算部及
   び補間演算部より出力される各累算信号をアドレ
   スとしてアクセスすることによつて前記波形デー
   タを各々出力する波形メモリ部９と、 前記累算部及び補間演算部の各累算信号に基づ
   いて波形メモリ部から各々読み出された前記各波
   形データをラツチし、一連の波形データとして出
   力するレジスタ部１０と、 上記レジスタ部より出力される前記一連の波形
   データをＤ／Ａ変換しアナログ信号として出力す
   るＤ／Ａ変換部１１とを備えたことを特徴とする
   周波数シンセサイザ。