JPS63316918A - 半導体集積遅延装置 - Google Patents
半導体集積遅延装置Info
- Publication number
- JPS63316918A JPS63316918A JP62152887A JP15288787A JPS63316918A JP S63316918 A JPS63316918 A JP S63316918A JP 62152887 A JP62152887 A JP 62152887A JP 15288787 A JP15288787 A JP 15288787A JP S63316918 A JPS63316918 A JP S63316918A
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- JP
- Japan
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- data input
- data
- counter circuit
- circuit
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 230000003111 delayed effect Effects 0.000 claims 2
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 239000003990 capacitor Substances 0.000 description 4
- 230000001934 delay Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体集積遅延回路装置に関し、特に論理回路
素子と組み合せてデータ入力の出力遅延を行う半導体集
積遅延装置に関する。
素子と組み合せてデータ入力の出力遅延を行う半導体集
積遅延装置に関する。
（従来技術）
従来、この種の遅延装置は、コンデンサとコイルの組み
合せにより回路構成し、この回路を１つの集積回路ケー
スに収容した構造となっていた。
合せにより回路構成し、この回路を１つの集積回路ケー
スに収容した構造となっていた。
（発明が解決しようとする問題点）
上述した如〈従来の遅延装置は、コンデンサとごｌイル
により構成されているので、回路構成が複雑であり、大
形かつ高価なものとなりがちであった。またこのコンデ
ンサ、コイル構成の遅延装置を用いると電流容量が大き
くなり、この遅延装置を駆動する素子は通常１６ｍＡ以
上のドライブ能力をもった素子でなければならず、シス
テム装置としての消費電力が大きくなるという欠点があ
った。
により構成されているので、回路構成が複雑であり、大
形かつ高価なものとなりがちであった。またこのコンデ
ンサ、コイル構成の遅延装置を用いると電流容量が大き
くなり、この遅延装置を駆動する素子は通常１６ｍＡ以
上のドライブ能力をもった素子でなければならず、シス
テム装置としての消費電力が大きくなるという欠点があ
った。
本発明は、論理回路で回路構成することにより、安価か
つ容易に製造でき、低電力による駆動が可能な半導体集
積遅延装置を提供することにある。
つ容易に製造でき、低電力による駆動が可能な半導体集
積遅延装置を提供することにある。
（問題点を解決するための手段）
本発明による半導体集積遅延装置は、データ入力と同時
にカウント動作を開始するデータ入力カウンタ回路と、
データ入力が終了すると同時にカウント動作を開始する
データ終了カウンタ回路とを有し、前記データ入力カウ
ンタ回路の指定した出力信号から、この指定した出力信
号と同時間の長さを出力する前記データ終了カウンタ回
路の出力（３号までの時間をデータ保持し、前記データ
入力から、該指定した出力信号までを遅延させてデータ
出力し、該データ入力に対して複数の出力信と一時間に
つきデータ遅延するようにしたものである。
にカウント動作を開始するデータ入力カウンタ回路と、
データ入力が終了すると同時にカウント動作を開始する
データ終了カウンタ回路とを有し、前記データ入力カウ
ンタ回路の指定した出力信号から、この指定した出力信
号と同時間の長さを出力する前記データ終了カウンタ回
路の出力（３号までの時間をデータ保持し、前記データ
入力から、該指定した出力信号までを遅延させてデータ
出力し、該データ入力に対して複数の出力信と一時間に
つきデータ遅延するようにしたものである。
（実施例）
次に、本発明を、図面を参照して実施例につき説明する
。
。
第１図は本発明の実施例に係る半導体集積遅延装置のブ
ロック図である。図中、ＩＡはデータ入力信号り、の入
力端子、ＩＢ、ＩＣ，・・・ＩＭはそれぞれデータ出力
信号１）ｏの出力端子である。
ロック図である。図中、ＩＡはデータ入力信号り、の入
力端子、ＩＢ、ＩＣ，・・・ＩＭはそれぞれデータ出力
信号１）ｏの出力端子である。
また１３はデータ入力と同時にカウント動作を開始する
データ入力カウンタ回路、２５はデータ入力が終了する
と同時にカウント動作を開始するデータ終了カウンタ回
路である。１１．１２および２３．２４はインバータ回
路、１０．２２はナンド回路である。インバータ回路１
２．２４の出力はそれぞれナンド回路ｔｏ、２２に入力
され、これによって閉ループ回路を構成し発振動作を行
う。
データ入力カウンタ回路、２５はデータ入力が終了する
と同時にカウント動作を開始するデータ終了カウンタ回
路である。１１．１２および２３．２４はインバータ回
路、１０．２２はナンド回路である。インバータ回路１
２．２４の出力はそれぞれナンド回路ｔｏ、２２に入力
され、これによって閉ループ回路を構成し発振動作を行
う。
２０はデータ入力カウンタ回路１３に接続されるインバ
ータ回路、２１はデータ終了カウンク回路側のナンド回
路２２の入力端に接続されるインバータ回路である。１
４，１５．１９はディレィフリップフロップ（Ｉ？ ／
Ｆ ）回路、１６，１７゜１８はオア回路である。
ータ回路、２１はデータ終了カウンク回路側のナンド回
路２２の入力端に接続されるインバータ回路である。１
４，１５．１９はディレィフリップフロップ（Ｉ？ ／
Ｆ ）回路、１６，１７゜１８はオア回路である。
入力端子ＩＡに与えられたデータ入力信号り。
は、ナンド回路１０．インバータ回路２０．インバータ
回路２１．ディレィＦ／Ｆ回路１４．１５゜１９に入力
される。データ入力信号Ｄ１がナンド回路１０に入力さ
れると、インバータ１１．１２を介して該ナンド回路１
０およびカウンタ回路１３に入力され、前述の如くその
閉ループ回路による発振動作によりクロックを発生し、
このクロック信号−により該カウンタ回路１３を動作さ
せる。
回路２１．ディレィＦ／Ｆ回路１４．１５゜１９に入力
される。データ入力信号Ｄ１がナンド回路１０に入力さ
れると、インバータ１１．１２を介して該ナンド回路１
０およびカウンタ回路１３に入力され、前述の如くその
閉ループ回路による発振動作によりクロックを発生し、
このクロック信号−により該カウンタ回路１３を動作さ
せる。
一方、データ入力信号Ｄ１はインバータ回路２０を介し
てリセット動作をクロック信号発生より早く解除させ、
またカウンタ回路２５はリセット状態となっている。カ
ウンタ回路１３は指定されたクロック数により信号出力
し、オア回路１６゜１７．１８を介しディレィＦ／Ｆ回
路１４のクロック信号ＣＰＩとなる。このクロック信号
ＣＰＩによりデータ入力信号り、を取り込み、データ出
力端子ＩＢ、ＩＣ，ＩＭを介してデータ出力信号り、を
出力し、その状態を保持する。
てリセット動作をクロック信号発生より早く解除させ、
またカウンタ回路２５はリセット状態となっている。カ
ウンタ回路１３は指定されたクロック数により信号出力
し、オア回路１６゜１７．１８を介しディレィＦ／Ｆ回
路１４のクロック信号ＣＰＩとなる。このクロック信号
ＣＰＩによりデータ入力信号り、を取り込み、データ出
力端子ＩＢ、ＩＣ，ＩＭを介してデータ出力信号り、を
出力し、その状態を保持する。
次にデータ入力信号Ｄ１がなくなると、カウンタ回路２
５がリセット状態から解除される。データ入力信号り、
がなくなることにより、インバータ回路２１を介してナ
ンド回路２２．インバータ回路２３．２４の閉ループ回
路が発振動作を開始し、カウンタ回路２５のカウント動
作を開始させる。カウンタ回路２５はカウンタ回路１３
に指定されたト１じクロック数により信号出力し、オア
回路１６，１７．１８を介してディレィＦ／Ｆ回路１４
のクロック信号となる。このクロック信号ＣＰＩにより
、データ入力信号Ｄ１がなくなった状態を取り込み、デ
ータ出力端子ＩＢ、ＩＣ，・・・ＩＭからのデータ出力
信号Ｄ０もなくなる。
５がリセット状態から解除される。データ入力信号り、
がなくなることにより、インバータ回路２１を介してナ
ンド回路２２．インバータ回路２３．２４の閉ループ回
路が発振動作を開始し、カウンタ回路２５のカウント動
作を開始させる。カウンタ回路２５はカウンタ回路１３
に指定されたト１じクロック数により信号出力し、オア
回路１６，１７．１８を介してディレィＦ／Ｆ回路１４
のクロック信号となる。このクロック信号ＣＰＩにより
、データ入力信号Ｄ１がなくなった状態を取り込み、デ
ータ出力端子ＩＢ、ＩＣ，・・・ＩＭからのデータ出力
信号Ｄ０もなくなる。
データ出力端子ＩＣ，ＩＭの出力信号は出力端子ＩＢの
出力信号り。の時間とは異なる 第２図は、上述の第１図に関して説明したデータ入力信
号り、に対する出力信号り。、クロック信−号ＣＰＩの
時間関係をタイムチャートで示したものであって、図中
のｔｄは第１図のカウンタ回路１３．２５のＱ＋ 、Ｑ
ｔ 、Ｑ−の時間指定（クロック回数）を示したもので
ある。
出力信号り。の時間とは異なる 第２図は、上述の第１図に関して説明したデータ入力信
号り、に対する出力信号り。、クロック信−号ＣＰＩの
時間関係をタイムチャートで示したものであって、図中
のｔｄは第１図のカウンタ回路１３．２５のＱ＋ 、Ｑ
ｔ 、Ｑ−の時間指定（クロック回数）を示したもので
ある。
（発明の効果）
以上説明したように本発明は、遅延装置を論理回路で構
成することにより、従来のコンデンサ。
成することにより、従来のコンデンサ。
コイルの回路構成と比べて製造が容易であり、安価で低
電力の遅延装置を提供できる効果がある。
電力の遅延装置を提供できる効果がある。
第１図は本発明の実施例に係る遅延装置のブロック図、
第２図は第１図に示す実施例の入出力信号およびクロッ
ク信号のタイムチャートを示した図である。 Ｄｌ ・・・データ入力信号、 Ｄ、 ・・・データ出力信壮、 ＣＰＩ・・・クロック信号、 １Δ・・・データ入力端子、 １Ｂ、ＩＣ，ＬＭ・・・データ出力端子、１０．２２・
・・ナンド回路、 １１．１２，２１，２３．２４・・・インバータ回路、
１３．２５・・・カウンタ回路、 １４．１５．１９・・・ディレィＦ／Ｆ回路、１６．１
７．１８・・・オア回路。 代理人 弁理士 染 川 利 吉 第１図
第２図は第１図に示す実施例の入出力信号およびクロッ
ク信号のタイムチャートを示した図である。 Ｄｌ ・・・データ入力信号、 Ｄ、 ・・・データ出力信壮、 ＣＰＩ・・・クロック信号、 １Δ・・・データ入力端子、 １Ｂ、ＩＣ，ＬＭ・・・データ出力端子、１０．２２・
・・ナンド回路、 １１．１２，２１，２３．２４・・・インバータ回路、
１３．２５・・・カウンタ回路、 １４．１５．１９・・・ディレィＦ／Ｆ回路、１６．１
７．１８・・・オア回路。 代理人 弁理士 染 川 利 吉 第１図
Claims (1)
- データ入力と同時にカウント動作を開始するデータ入力
カウンタ回路と、データ入力が終了すると同時にカウン
ト動作を開始するデータ終了カウンタ回路と、前記デー
タ入力カウンタ回路の遅延時間を指定した出力信号から
、該指定した出力信号と同時間の長さ遅延出力する前記
データ終了カウンタ回路の出力信号までの時間をデータ
保持しかつデータ入力時点から前記指定した出力信号時
間までを遅延させてデータ出力する手段とを有し、前記
データ入力に対して複数のデータ出力信号時間を遅延す
ることを特徴とする半導体集積遅延装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62152887A JPS63316918A (ja) | 1987-06-19 | 1987-06-19 | 半導体集積遅延装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62152887A JPS63316918A (ja) | 1987-06-19 | 1987-06-19 | 半導体集積遅延装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63316918A true JPS63316918A (ja) | 1988-12-26 |
Family
ID=15550293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62152887A Pending JPS63316918A (ja) | 1987-06-19 | 1987-06-19 | 半導体集積遅延装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63316918A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7911250B2 (en) | 2008-12-03 | 2011-03-22 | Renesas Electronics Corporation | Delay circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5513496B2 (ja) * | 1976-05-31 | 1980-04-09 |
-
1987
- 1987-06-19 JP JP62152887A patent/JPS63316918A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5513496B2 (ja) * | 1976-05-31 | 1980-04-09 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7911250B2 (en) | 2008-12-03 | 2011-03-22 | Renesas Electronics Corporation | Delay circuit |
| KR101068432B1 (ko) | 2008-12-03 | 2011-09-28 | 르네사스 일렉트로닉스 가부시키가이샤 | 지연 회로 |
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