JPS63318149A - Ｃｍｏｓおよびｎｍｏｓプロセスでコンデンサを作るための方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は０ＭＯ８およびＮＭＯＳプロセスでコンデン
サを作るための方法に関するものである。

公知のように、相補形金属酸化物半導体（０ＭＯ８）技
術は、その高スィッチング速度、バイポーラデバイスと
の両用性および放射線に対する免疫性のためばかりでな
く実質的に０の休止状態の電流消費のために、数年間集
積回路産業において重要な役割を演じてきた。しかしな
がら、０Ｍ０８回路は本質的に、単−型のトランジスタ
を採用するＭＯ８集積回路よりもより低密度でありかつ
より複雑である。実際、ＮＭＯＳ構造はその製造のため
には、典型的には５つのマスキングステップを使用する
７個の層の生成を必要とするが、ＣＭＯＳ構造は１０の
マスキングステップによる１２個の層の生成を特徴とす
る 特に、コンデンサを含むＣＭＯＳデバイスを作るために
現在使用されている方法は、第１の導電性の型を有する
サブストレートに適当なマスキングステップによる反対
の導電性の型のウェルを形成すること、適当なマスクに
より能動領域を規定（境界決定）すること、反対の導電
性の型を有する領域間の接合で絶縁領域を規定するため
の適当なイオンの注入および拡散、フィールド酸化を含
み、それはトランジスタが設けられる能動領域および少
なくとも１個のコンデンサが形成される領域を含むサブ
ストレートを含み、かつ相補形トランジスタが作られる
反対の導電性を有するウェルをさらに含む、第１図で具
体例のために示されたような中間構造を得るためである
。その後、この構造から始まって実行されるのが、酸化
物層の形成をもたらすゲート酸化ステップ、ホウ素イオ
ンを注入するためにウェルの領域が被覆されないままで
ある、しきい値の調整のためのマスキングスチップ、第
１のポリシリコン層の生成、ｐｏｃ　Ｈｌの生成による
それのドーピング、コンデンサの下部プレートおよび相
補形トランジスタのゲート領域を規定するための、第１
のポリシリコン層でのマスキングステップである。次に
、ポリシリコン部分が相補形トランジスタのゲートとコ
ンデンサの下部プレートを構成していることを示す、第
３図に例示された中間構造に類似する構造が得られる。

その後、ポリシリコンは表面酸化され、第２のポリシリ
コン層が生成され、後部ポリシリコンはエツチングで取
去られ、ドーピングｐｏｃ　ｉ、かさらに生成され、コ
ンデンサの領域のみを被覆するさらなるマスキングステ
ップが実行されて前記コンデンサの上部プレートを規定
し、その後で第２のポリシリコン層の被覆されていない
領域をエツチングする。したがって、相補形トランジス
タのゲート領域および酸化物層により分離される２個の
ポリシリコン層によって形成されたコンデンサが上に置
かれた、第１図の中間構造によって形成される構造が得
られる。次にさらなるマスキングステップが実施されて
ウェルのソース−ドレイン領域を規定し、その後被覆さ
れていないゲート酸化物がエツチングで取去られ、砒素
が注入され、そのマスクが除去されてその表面が改めて
酸化される。次にさらなるマスキングステップが実施さ
れて、サブストレートにトランジスタ（Ｓ）のソースお
よびドレイン領域を規定し、その後でサブストレートを
被覆する酸化物を介してホウ素が注入される。次にマス
キング層が除去されて、ウェルおよびサブストレートの
ソースおよびドレイン領域が拡散される。次にそのプロ
セスが継続され、それに伴なってＶａｐｏｘ　（気相成
長された酸化物）およびＢＰＳＧ　（ホウ素リンシリコ
ンガラス）の絶縁層を生成し、リフローし、次にコンタ
クトの開口を作り、金属層、すなわち金属マスクを（エ
ツチングで）生成し、最終的なＰ−Ｖａｐｏｘおよびパ
ッドマスクを生成する。

したがって、コンデンサおよびＣＭＯＳトランジスタを
作るためには、５個のマスクが必要であり、それらは厳
密には、しきい値を調整するための第１のマスクと、コ
ンデンサの下部プレートおよびトランジスタのゲート領
域を規定するための第２のマフスフと、コンデンサの上
部プレートを規定するための第３のマスクと、ウェルに
ソースおよびドレイン領域を形成するための第４のマス
クと、サブストレートにソースおよびドレイン領域を形
成するための第５のマスクである。しかしながら各マス
キングステップの比較的高い経費を鑑みれば、製造ステ
ップの数、特にマスキングステップおよび使用されるマ
スクの数を減じるように公知の製造プロセスを修正する
ことが必要であると思われる。

したがって、この発明の目標は、製造ステップ、特に前
記デバイスの製造に必要なマスキングステップの削減を
もたらす、ＣＭＯＳおよびＮＭＯＳプロセスでコンデン
サを作るための方法を提供することである。

この目標内にあっては、この発明の特別な目的は、この
方法の間に使用される連続するマスクの位置合わせの問
題を減じる方法を提供することである。

この発明のなお別な目的は、本来既に公知でありかつ集
積デバイスの製造で用いられる工程ステップを含む方法
を提供し、エレクトロニクス産業で広く使用される機械
の使用を可能にすることである。

この発明の主な目的は、公知のプロセスに従って製造さ
れたデバイスの特性に匹敵するかまたはそれに関して実
隙に改良された電気特性を有するデバイスを製造するた
めの方法を提供することである。

示された目標、言及された目的および後で明らかになる
他のものは、前掲の特許請求の範囲に示されるような、
この発明に従ったＣＭＯＳおよびＮＭＯＳプロセスでコ
ンデンサを作るための方法により達成される。

この発明の特徴および利点は、添付の図面において非限
定的具体例としてのみ例示されている、好ましく、しか
も排他的でない実施例の説明から明らかとなるであろう
。

まず第１図を参照すると、配向［１００１および２．５
−３Ω／　ｃ　ｍの抵抗率を有するＮ型導電性を有する
サブストレート１を含む中間構造が例示されており、そ
こにはＰウェル２が形成される。

第１図の構造においては、Ｎ＋領域３（リンでドープさ
れた）およびＰ＋領域４（ホウ素でドープされた）が既
に形成されている。サブストレートの１０で示された能
動領域とウェル２の能動領域１２を包囲し、かつ１個以
上のコンデンサが形成される領域１１を覆う、フィール
ド酸化物の部分５がさらに見られる。第１図の構造の表
面は、６５０Ａに等しい厚さを有するゲート酸化物層６
により覆われる。

先行技術と同様に、第１図の構造から始まって、第２図
に例示されるようにしきい値調整マスクが生成される。

わかるように、マスク１５はウェル２の窓１６を除く、
中間構造の全表面を覆う。次にしきい値を調整するため
に、第２図で矢印１７により示されるように、ホウ素イ
オンが注入される。次に、マスク１５を構成するレジス
ト層が除去されて、第３図で層２０により示されるよう
に、４５００Ａの厚さを有するポリシリコンの第１の層
が生成される。次に、常に公知の態様で、ドーピングＰ
ＯＣＱ、ｓが抵抗Ｖ／Ｉモ／−３−４Ωを得るように生
成さる。

コンデンサの下部プレートとゲート領域の規定のために
この段階で第１のマスクを生成することを含む先行技術
とは異なり、この発明によれば、ポリシリコン層２０の
表面は酸化されて、次に４５００人に等しい厚さを有す
る第２のポリシリコン層が生成される。第４図に例示さ
れた構造がこのようにして得られ、酸化物層２１は第１
のポリシリコン層２０上に重畳され、さらに第２のポリ
シリコン層２２が酸化物層２１上に重畳される。

次に公知の態様で後方の領域においてポリシリコンがエ
ツチングで取去られ、さらにその後抵抗Ｖ／Ｉモノ−３
−４Ωを得るようにＰＯＣＱｓによるドーピングが実行
される。

第２のポリシリコン層の部分を除去するために、次にマ
スキングステップが実施される。第５図に示されるマス
クはこのようにして得られ、Ｎチャネルトランジスタの
ゲートがＰウェルの内部で形成される領域で層２２を覆
うレジスト部分２３′、サブストレート１に形成される
Ｐチャネルトランジスタのゲートで層２２を覆う部分２
３′、および２３′に接続される、コンデンサにおける
部分２３′により構成される。次に、ポリシリコン層２
２の覆われていない部分と、その結果被覆されないまま
残された、酸化物層２１の部分とがエツチングで取去ら
れ、その後でマスク２３が除去される。このようにして
第６図に例示された構造が得られるが、そこでは酸化物
層からの残りのゲート領域２１′および２１′ならびに
コンデンサ領域２１′、さらにまた第２のポリシリコン
層の対応する部分２２’　、２２’および２２１が第１
のポリシリコン層２０上に見られる。

次に第７図に示されるように、ウェル２のソースおよび
ドレイン領域の規定のためにマスク２５が生成される。

わかるように、第２図に示されたしきい値：Ａ整のため
のものと同一である前記マスクは、ウェル２に窓２６を
有する。次にポリシリコン２０の被覆されていない領域
がエツチングで取去られ、それと同時に部分２２′　も
また除去され、次に被覆されていないゲート酸化物（層
２１′）もエツチングで取去られ、それとともに酸化物
の被覆されていない領域６が除去される。このようにし
て第８図の構造が得られるが、ここでは６′および６″
は第１の酸化物層の残余の部分を示し、さらに２０’お
よび２０′はそれぞれウェル２およびこのデバイスのさ
らなる部分の第１のポリシリコン層の残余の部分を示し
ている。次に、第８図で矢印２８により示されるように
、砒素が注入される。

次に、マスク２５を構成するレジストが除去され、その
表面が改めて酸化され、それとともに第９図で示される
ように、関連する構造の全表面を被覆する層２７が得ら
れる。次に、第１０図で示されるように、サブストレー
トのソース−ドレインマスクを得るためにさらなるマス
キングステップが実施され、ウェル領域２を被覆するマ
スクの部分３０′とコンデンサの領域を被覆する部分３
０′が見られる。このマスクは、サブストレートの能動
領域とコンデンサを包囲するフィールド酸化物領域とに
おける構造の表面を被覆されないまま残している窓（図
で３１で示される）を有する。

次に、酸化物層２７の被覆されていない部分と従って被
覆されていない、第１のポリシリコン層２０′の部分が
エツチングで取去られ、それと同時に第２のポリシリコ
ン層の残余の部分２２′　も除去される。次に、サブス
トレートに形成されたトランジスタのソースおよびドレ
イン領域を得るために、酸化物層６′を介してホウ素が
注入される。

マスキング・レジストを除去し、さらにことによるとさ
らなる酸化ステ、ツブを実施することにより、第１１図
の構造が得られ、酸化物層３５は、サブストレート１、
ウェル２、絶縁部分３および４、フィールド酸化物領域
５、ソースおよびドレイン領域３３および３４、さらに
にポリシリコンゲート領域２０′および２０′を含む構
造の全表面を被・覆する。次に、バ′ツシベーション層
と金属層を形成するためのさらなる公知のステップが続
く。

観察され得るように、実際には、先の図に示された実施
例によれば、コンデンサおよび相補形トランジスタを作
るためには４個のマスクだけで十分であり、それらのマ
スクは厳密には、しきい値：Ｊ！Ｊ整のためのマスク１
５（第２図）、コンデンサの上部プレートを規定しかつ
ゲート領域が形成される第１のポリシリコン層２０の部
分の上にある、上部ポリシリコン層２２における領域を
規定するためのマスク２３′ないし２３１　（第５図）
、ウェル２のソースおよびドレイン領域のためのマスク
２５（第７図および第８図）、およびサブストレート１
のソースおよびドレイン領域と、コンデンサの下部プレ
ートの規定のためのマスク３０′ないし３０′　（第１
０図）である。本質的には、サブストレートのソースお
よびドレイン領域のためのマスクはコンデンサの第２の
プレートの規定のために採用され、したがって先行技術
によればこのために設けられる、特定のマスキングステ
ップを除く。

第１２図ないし第１６図は、第１図ないし第１１図を参
照しながら示された方法の別な実施例に従った、異なる
コンデンサ製造ステップの間の半導体構造の連続図であ
る。特に、この実施例は第５図の構造を得るまでは先の
具体例に対して示されたものと同一である工程ステップ
を含み、それは、酸化物層がインターリーブされ、コン
デンサとゲート領域が形成される領域でサブストレート
およびマスク２３′ないし２３１上に生成される２個の
ポリシリコン層を含む。この実施例によれば、上部ポリ
シリコン層と間に置かれた酸化物をエツチングした後で
、同じマスクを用いて下部ポリシリコン層がエツチング
される。第１２図の構造はこのようにして得られ、先に
示された実施例に対応する要素は１００だけ増えた同じ
参照番号により示されている。図において、１０１はＮ
型サブストレート、１０２はＰウェル、１０３および１
０４は絶縁部分、１０５はフィールド酸化物領域、１０
６は酸化物層、１２０’　、１２０’おおよび１２０′
は、それぞれウェル１０２に形成されるトランジスタの
ゲートと、サブストレート１０１に形成されるトランジ
スタのゲートと、コンデンサの下部プレートとを規定す
る、第１のポリシリコン部分、１２１’　、１２１’お
よび１２１１は酸化物部分、さらに１２２’　、１２２
’および１２２”は、第１のポリシリコン層の残余の部
分の上に来るように厳密に配置された、第２のポリシリ
コン層部分である。次に、第１３図に示されるマスク１
２５を得るためにマスキングステップが実施される。し
きい値調整マスク１５と同一である前記マスクは、第１
３図に示されるように、ウェル１０２に窓１２６を有す
る。次に、被覆されていない第２のポリシリコン層部分
１２２′がエツチングで取去られ、第１４図に見られる
構造が得られる。次に酸化物１２１′がエツチングされ
、砒素が注入されてウェル１０２にトランジスタのソー
スおよびドレイン領域を形成し、マスキング・レジスト
層１２５が除去されてその表面が改めて酸化され、第１
５図に示される構造が得られるが、ここでは層１３３は
注入された砒素イオンを収容し、さらに全表面を被覆す
る酸化物層１２７が見られる。

次に、第１６図に示されるレジスト層１３０から作られ
る、サブストレートにおけるソースおよびドレイン領域
のためのマスクが生成される。前記マスクはサブストレ
ートの能動領域に窓１３１を有し、したがって酸化物層
１２７を介してホウ素イオンの連続注入を可能にする。

その後、所望されるならば、被覆されていない酸化物１
２７およびポリシリコンがエツチングされ、部分１２２
′を除去する。次にマスク１３０が除去され、さらにも
し必要ならば、その表面のさらなる再酸化が実施される
。

第１２図ないし第１６図かられかるように、この異なる
実施例によれば、コンデンサの下部プレートを規定する
ために、コンデンサの上部プレートを規定しかつ相補形
トランジスタのゲート領域を規定するようにされる（酸
化物およびポリシリコンエツチングの選択性のために）
マスクが使用されている。それゆえこの場合もまた、こ
の方法は先行技術よりも少ない、１のマスキングステッ
プしか必要としない。

この方法は他の無数の変化を許容するが、詳細には例示
されない。特に、第１の実施例においてはコンデンサの
下部プレートを規定するためにサブストレートのソース
およびドレイン領域のためのマスクが利用され、さらに
第２の実施例においては同じ目的のためにコンデンサの
上部プレートを規定するマスクが使用されるが、コンデ
ンサの下部プレートを規定するために採用されたマスク
を適当に構成することにより、ウェルにソースおよびド
レイン領域を形成す乞ために使用されるマスクが採用さ
れる実施例が考えられる、という事実が強調される。

さらに、ウェル内およびサブストレート内にソースおよ
びドレイン領域を得るためのステップは逆の順序で実施
され得て、これはことによると、酸化物層を介してホウ
素イオンを注入するという可能性のために、酸化物エツ
チングおよび再酸化ステップを省くために有利ですらあ
る。

相補形トランジスタのゲート領域を規程するポリシリコ
ンラインを直接採用することによりコンデンサを製造す
ることがさらに可能である。この場合、得られたコンデ
ンサは図に例示されるような正方形の形ではないが、フ
ィールド酸化物領域上でかなりの長さのポリシリコンラ
インを使用することにより製造される。この態様で、か
なりの空間が省かれ、それゆえデバイスの密度が増すが
、現在のミニチュア化への傾向を鑑みればその利点は特
に評価される。

先の説明から明らかなように、この発明は意図された目
標および目的を十分に達成している。特に、前記マスク
のうちの１つを採用することにより、マスキングステッ
プの数を減じ、したがって完成したデバイスの経費を減
じることが可能である。

この発明に従った方法は、コンデンサの上部プレートを
作るために使用される第２のポリシリコン層のマスクの
位置合わせの誤差を除くことを可能にし、先行技術に従
った方法にはそのリスクがあるという事実がさらに強調
されるべきである。

このように考えられた発明は無数の修正および変更を受
けやすいが、そのすべてはこの発明の構想の範囲に入る
。特に、既に上で例示された可能性のほかに、再酸化ス
テップがＴＥＯＳ　（テトラエチルオルトシリケート（
Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｔ　１ｉｃａｔｅ）
）または０ＮＯ（酸化物−窒化物一酸化物（Ｏｘ　ｉ　
ｄｅ−Ｎｉ　ｔｒｉｄｅ−Ｏｘｉｄｅ））のような酸化
物の生成と置換され得るという事実が強調される。

典型的にはＰウェルを有するＣＭＯＳプロセスに対し例
示されてきた、この発明に従った方法は、一連のステッ
プおよび注入されるイオン種を適当に変更することによ
りＮウェルを有するＰ型サブストレートにおけるＣＭＯ
Ｓプロセスにもさらに適用され得て、またコンデンサの
上部プレートを規程するマスクかまたは下部コンデンサ
プレートをバターニングするためにゲート領域をパター
ニングするためのマスクを再び採用することにより、コ
ンデンサプレートのためのみに第２のポリシリコン層が
使用される２重ポリシリコン層を有する型のＮＭＯＳプ
ロセスにでも適用され得る。

先の説明で示されたポリシリコン層の厚さおよびドーピ
ングは単なる具体例としてのものにすぎないという事実
がさらに強調される。

すべての詳細は他の技術的に同等なものとさらに置換さ
れ得る。

どの請求項で言及される技術的特徴も参照符号を伴なっ
ており、それら参照符号は請求項のわかりよさを増すた
めだけに含まれており、したがって、そのような参照符
号はそのような参照符号により具体例として同定される
各要素の範囲へはいかなる限定的影響も有さない。

【図面の簡単な説明】

第１図ないし第１１図は、この発明に従った方法の第１
の実施例の異なステップにおける、半導体ウェハの部分
的斜視図である。 第１２図ないし第１６図は、この発明の方法の異なる実
施例に従った第５図ないし第１０図に示されるものに対
応するステップのさらなる実施を例示するための、先の
図に類似する図である。 図において、２はウェル、５はフィールド酸化物層、１
０は能動領域、２３．２５および３０はマスク、１０２
はウェル、１０５はフィールド酸化物層、１２５．１３
０はマスクである。 特許出願人　工ッセ・ジ・エッセ・トムソン・ミクロエ
レクトロニクス・エッセ ーピ書ア

Claims (15)

【特許請求の範囲】
1. （１）ＣＭＯＳプロセスでコンデンサを作るための方法
   であって、 第１の導電性の型を有し、ＭＯＳトランジスタが形成さ
   れる少なくとも１個の能動領域（１０）を有し、前記第
   １の導電性の型と実質的に反対である第２の導電性の型
   の少なくとも１個のウェル（２、１０２）を収容し、さ
   らにフィールド酸化物層（５、１０５）により部分的に
   被覆される半導体サブストレート（１、１０１）におい
   て、ＣＭＯＳトランジスタのゲート領域およびコンデン
   サの第１のプレートを形成するように意図された第１の
   半導体層（２０、１２０）を生成するステップと、 前記第１の半導体層上に絶縁層（２１、１２１）を成長
   させるステップと、 前記コンデンサの第２のプレートを形成するように意図
   された第２の半導体層（２２、１２２）を生成するステ
   ップと、 前記第２のプレートおよび前記ゲート領域を規定する部
   分を被覆する第１のマスク（２３）を介する前記第２の
   半導体層の第１のマスキングステップと、 前記第１のマスクによって被覆されない前記第２の半導
   体層の部分を除去するステップと、前記ウェルに少なく
   とも１個の第１の窓（２６、１２６）を有する第２のマ
   スク（２５、１２５）を介する前記半導体層の第２のマ
   スキングステップと、 前記第１の導電性の形のソースおよびドレイン領域を形
   成するための、前記第１の窓を介するイオンの第１の注
   入ステップと、 前記サブストレートの前記能動領域に少なくとも１個の
   第２の窓（３１、１３１）を有する第３のマスク（３０
   、１３０）を介する前記半導体層の第３のマスキングス
   テップと、前記第２の導電性の型のソースおよびドレイ
   ン領域を形成するための、前記第２の窓を介する第２の
   イオン注入ステップとを含み、 前記第１、第２および第３のマスクのうちの少なくとも
   １つが前記第１のプレートの周囲に延在する前記第１の
   半導体の境界決定部分を除去するために使用されて、前
   記第１のプレートを規定する、方法。
2. （２）前記第３のマスク（３０）が前記境界決定部分を
   除去するために使用されることを特徴とする、請求項１
   に記載の方法。
3. （３）前記第１の半導体層（２０）の前記生成ステップ
   と、前記成長ステップと、前記第２の半導体層（２２）
   の前記生成ステップと、前記第２の層の前記第１のマス
   キング（２３）ステップと、前記第２の層の部分の前記
   除去ステップとの後において、前記第２のマスキング（
   ２５）ステップと、前記ウェル（２）に面する前記第１
   の層の部分の第１の除去ステップと、前記第１のイオン
   注入（２８）ステップと、前記第３のマスキングステッ
   プとを特徴とし、前記第３のマスク（３０）が前記サブ
   ストレート（１）の前記能動領域（１０）および前記第
   １の層の前記境界決定部分に窓（３１）を有し、前記窓
   における前記第１の層の部分の第２の除去ステップと、
   前記第２のイオン注入ステップとを特徴とする、請求項
   １および請求項２に記載の方法。
4. （４）前記第２のマスクが前記境界決定部分を除去する
   ために使用されることを特徴とする、請求項１に記載の
   方法。
5. （５）前記第１の半導体層の前記生成ステップと、前記
   成長ステップと、前記第２の半導体層の前記成生ステッ
   プと、前記第２の層の前記第１のマスキングステップと
   、前記第２の層の部分の前記除去ステップとの後におい
   て、前記第２のマスキングステップを特徴とし、前記第
   ２のマスクが前記ウェルおよび前記第１の層の前記境界
   決定部分に窓を有し、前記窓における前記第１の層の部
   分の第１の除去ステップと、前記第１のイオン注入ステ
   ップと、前記第３のマスキングステップと、前記能動領
   域に面する前記第１の層の部分の第２の除去ステップと
   、前記第２のイオン注入ステップとを特徴とする、請求
   項１および請求項４に記載の方法。
6. （６）前記第２の層（２２）の部分を除去する前記ステ
   ップの直後に前記絶縁層（２１）を除去するステップが
   実行されることを特徴とする、請求項３または請求項５
   に記載の方法。
7. （７）前記第２のマスキングの直後に前記絶縁層（２１
   ）を除去するステップが実行されることを特徴とする、
   請求項３または請求項５に記載の方法。
8. （８）第３のマスキング（３０）ステップ、前記第１の
   層の部分の前記第２の除去ステップおよび前記第２の注
   入ステップの前に前記第２のマスキング（２５）、前記
   第１の層（２０）の部分の前記第１の除去および前記第
   １の注入（２８）が実行されることを特徴とする、請求
   項３または請求項５に記載の方法。
9. （９）前記第２のマスキングステップ、前記第１の層の
   部分の前記第１の除去ステップおよび前記第１の注入ス
   テップの前に前記第３のマスキング、前記第１の層の前
   記第２の除去および前記第２の注入が実行されることを
   特徴とする、請求項３または請求項５に記載の方法。
10. （１０）前記第１のマスク（２３）が前記境界決定部分
    を除去するために使用されることを特徴とする、請求項
    １に記載の方法。
11. （１１）前記第１の半導体層（１２０）の前記生成ステ
    ップと、前記絶縁層（１２１）の前記成長ステップと、
    前記第２の半導体層（１２２）の前記生成ステップと、
    前記第２の層の前記第１のマスキング（２３）ステップ
    と、前記第２の層（１２２）の部分の前記除去ステップ
    との後における、前記絶縁層（１２１）の部分の除去ス
    テップと、前記第１の層（１２０）の部分の除去ステッ
    プと、前記第２のマスキング（１２５）ステップと、前
    記第１のイオン注入ステップと、前記第３のマスキング
    （１３０）ステップと、前記第２のイオン注入（１４０
    ）ステップとを特徴とする、請求項１および請求項１０
    に記載の方法。
12. （１２）前記第３のマスキング（１３０）ステップと前
    記第２のイオン注入（１４０）ステップの前に前記第２
    のマスキング（１２５）ステップと前記第１のイオン注
    入ステップが実行されることを特徴とする、請求項１１
    に記載の方法。
13. （１３）前記第２のマスキングの後で、前記第２の層の
    部分（１２２′）の除去ステップと、前記ウェル（１０
    ２）を被覆する前記絶縁層（１２１′）の部分および任
    意の絶縁部分（１０６）の除去ステップと、前記第１の
    イオン注入ステップとが実質的に実施されることを特徴
    とする、請求項１１および請求項１２に記載の方法。
14. （１４）前記第２のマスキングステップと前記第１のイ
    オン注入ステップの前に前記第３のマスキングステップ
    と前記第２のイオン注入ステップが実行されることを特
    徴とする、請求項１１に記載の方法。
15. （１５）ＮＭＯＳプロセスでコンデンサを作るための方
    法であって、 ＮＭＯＳトランジスタが形成される能動領域を有しかつ
    フィールド酸化物層により部分的に被覆される半導体サ
    ブストレートにおいて、ＮＭＯＳトランジスタのゲート
    領域およびコンデンサの第１のプレートを形成するよう
    に意図された第１の半導体層を生成するステップと、 前記第１の半導体層において絶縁層を成長させるステッ
    プと、 前記コンデンサの第２のプレートを形成するように意図
    された第２の半導体層を生成するステップと、 前記第２のプレートおよび前記ゲート領域を規定する部
    分を被覆する第１のマスクを介する前記半導体層の第１
    のマスキングステップと、 前記第１のマスクにより被覆されなかった前記第２の半
    導体層の部分を除去するステップと、前記能動領域に少
    なくとも１個の窓を有する第２のマスクを介する前記第
    １の半導体層の第２のマスキングステップと、 前記能動領域にソースおよびドレイン領域を形成するた
    めに前記窓を介してイオンを注入するステップとを含み
    、 前記第１のプレートの周囲に延在する前記第１の層の境
    界決定部分を除去するために前記第１および第２のマス
    クのうち少なくとも１個が使用されて、前記第１のプレ
    ートを規定する、方法。