JPH0691201B2 - Ｃｍｏｓ半導体装置の製造方法 - Google Patents

Ｃｍｏｓ半導体装置の製造方法

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JPH0691201B2
JPH0691201B2 JP57150164A JP15016482A JPH0691201B2 JP H0691201 B2 JPH0691201 B2 JP H0691201B2 JP 57150164 A JP57150164 A JP 57150164A JP 15016482 A JP15016482 A JP 15016482A JP H0691201 B2 JPH0691201 B2 JP H0691201B2
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Description

【発明の詳細な説明】 本発明は、単一半導体基板上にCMOS（相補的MOS）半導
体装置を製造する方法に関し、特に、ｎチャネルおよび
ｐチャネルの両チャネル用の自己整合型チャネルストッ
プならびに２個のチャネルストップ間の相互の自己整合
（セルフアライメント）を有するCMOS半導体装置の製造
方法に関するものである。本発明では、一個のマスクを
用いて２個の異ったタイプのチャネルストップをイオン
注入により形成している。
一般に、CMOSデバイスには、比較し得る設計方針のNMOS
技術に比べて低消費電力製品を製造し得る固有の技術が
存在している。特にVLSI（超エルエスアイ）時代におい
ては、例えばマイクロプロセッサのような大規模なラン
ダム論理回路装置ではその消費電力に制限が加えらる。
即ち、総消費電力によってチップのゲート総数に制限が
加えられると共に、これによってその集積度および最終
的性能に制限が加えられてしまう。
従来の製造方法においては、所定の導電性を有する大き
な基板上に形成したCMOS装置では、NMOS装置およびPMOS
装置の両方が隣接配置されている。或るタイプの装置の
ソースおよびドレイン接続体は、基板と同じ導電性のも
ので、これと反対導電性のウエルを通常基板中に形成し
ている。この基板は電気的接続が施されているソースお
よびドレインを包囲している。
基板の導電型と反対の導電型の半導体装置に対して、ソ
ースおよびドレイン領域が簡単に基板中およびこれに設
けられた電気的接続に形成される。
この様な半導体装置は周知であり、集積率に関して数マ
イクロメータ程度まで適切に働く。しかし乍ら、サブミ
クロン領域まで集積規模を拡大すると、例えば低電圧し
か印加されていなくとも、ソース・ドレイン間の距離が
短くなるためにこれらの間でピンチスルーが生じてしま
う欠点がある。更に、NMOSおよびPMOS装置の近接距離が
増大し、浮遊バイポーラトランジスタの形成によって簡
単にラッチアップ問題が起きていた。
これらの欠点のいくつかを解決する試みが行なわれ、例
えばウエルを半導体装置の第２のグループに対しても設
けることが行われた。これと類似の考え方がIEDMダイジ
ェスト1980年、第752〜755頁に開示されている。しかし
ながら、半導体構造中にチャネルストップを形成してい
ないために、未だNMOSおよびPMOS装置間にリークの問題
が残存しており、これによってＮ装置間およびＰ装置間
で、ラッチアップおよびリークが発生している。
本発明の目的は、上述した従来の欠点を除去し、ｎおよ
びｐ型の導電型の領域を有する半導体基板上にCMOS半導
体装置を形成するに当り、これら領域中にソース，ドレ
インおよびゲート部分を形成すると共にこれら部分中に
電気的接続部を形成する製造方法を提供することにあ
る。本発明による製造方法には、同一導電型の領域間の
自己整合型チャネルストップおよび反対導電型の領域間
にもこのチャネルストップを形成する方法が包含されて
いる。
高度にドープされた領域である自己整合型チャネルスト
ップを１個のみのマスクを用いて形成することを本発明
方法の特徴とする。
この方法は、 ａ）半導体基板上に形成した酸化物層中にｎチャネルお
よびｐチャネル装置用の開口窓をあけ、 ｂ複合レジストによってｐチャネル装置を被覆するため
のマスクを形成すると共にｎチャネル装置用のイオン注
入を行い、 ｃ）上記複合レジストおよびｎチャネル装置の両方の上
に金属層を蒸着し、 ｄ）上記複合レジストを被覆している上記金属層の部分
をリフトオフ法により除去し、 ｅ）この金属層の残余の部分をマスクとして用いてｐチ
ャネル装置をイオン注入により形成することにより達成
される。
自己整合型チャネルストップによってｎチャネルおよび
ｐチャネル装置用の高いフィールドスレッシュホールド
電圧が得られる。寄生バイポーラトランジスタの形成を
回避できる利点がある。その理由は、チャネルストップ
用のイオン注入から高度にドープした領域によって、バ
イポーラトランジスタのベースが形成されない。２つの
チャネルストップ間の相互自己整合によって高いパッキ
ング密度が実現できる。その理由としては、レジストレ
ーション許容誤差のためにチャネルストップ間に分離を
必要とせず、これによってp+およびN+チャネルストップ
間のオーバーラップを回避できるためである。このオー
バーラップを防止しないと、p+およびN+部分の補償を行
なってしまい、この結果、軽くドープされた領域が形成
されてしまう。更に、装置の性能（ピンチスルー電圧、
２個のチャネルストップ間の電圧）は、不整合によって
悪影響を受けない効果がある。最後に、ｐ型およびｎ型
チャネルストップの両方を形成するための注入に僅か１
個のみのマスクで良い特徴がある。
以下、図面を参照して本発明を詳述する。
第１図ａは半導体基板10を示し、ここでは、ｎ型不純物
で軽くドープされ、約５×1014原子/cm3の濃度を有する
シリコン基板を示している。この基板10の上に誘電体層
12が形成されている。この層12は二酸化けい素であり、
所謂フィールドオキサイドと呼ばれ、約4,000〜5,000オ
ングストロームの厚さで形成する。また、本例では基板
をｎ型材料でドープしてあるが、これに限らずｐ型材料
でドープした基板を用いることができる。 NMOSおよび
PMOS装置を製造するために、複数個の開口を誘電体層12
中に形成し、図において１個の開口14をNMOS用に、他の
開口16をPMOS用とし、従来のマスク法およびエッチング
技術により、これら開口の下に存在する基板の部分を露
出させる。これら開口によってｎチャネルおよびｐチャ
ネル領域を規定し、これら領域は後にNMOSおよびPMOS装
置のソース，ドレインおよびチャネル領域となる。第１
図ｂに示されるように、複合レジストマスク18がｐチャ
ネル装置を形成する開口16にわたって形成される。次
に、Ｐ型イオン、例えばボロンを注入し（矢印20で示
す）、半導体基板中にｐ型ウエル22およびp+領域（チャ
ネルストップ）24を形成する。このイオン注入は以下の
条件で行なう。即ち、チャネルストップ領域24における
原子のピーク分布が、シリコン／二酸化シリコンの界面
のすぐ下側のシリコン基板中に存在（つまり、基板10の
厚さの数百オングストローム以内の基板中に存在）する
ようにボロン注入のエネルギーを選定し、酸化物形成に
おけるプロセス変動を回避している。このことによっ
て、チャネルストップ領域24のｐ型ドープ濃度は表面の
近傍で最高値となり、他方、ｐ型ウエル22中のｐ型ドー
プ濃度は、ｐ型ウエルの深さの約半分の深さで最高値と
なる。このチャネルストップ領域の境界面近接のピーク
分布位置によって、隣接するトランジスタ間の漂遊導電
率を減少するように作用する。前記ボロンのイオン注入
の後に、Ｎ型イオン、例えば、リンをｐ型ウエル22中に
注入し、この表面領域をカウンタードープする。このイ
オン注入エネルギは十分に低いものでリン原子がフィー
ルド酸化物を侵透しないようなエネルギとする。それ
故、チャネルストップ領域は、このリン注入によって悪
影響を受けない。与えられたスレッシュホールド電圧全
体を制御するために、このカウンタードープ方法は好適
なものであり、この方法に関しては本願人の米国特許出
願第142,902号（1980年４月23日出願）明細書に詳述さ
れているが、この方法は本願発明を構成するものではな
い。
簡単な実験によって、所望のドーピングプロフィール
（輪郭）を確立するために必要な特別の条件を決定でき
る。例えば、4,000オングストロームの厚さに二酸化け
い素の層に対して、120keVで１×1013/cm2のドーズ量で
深いボロンの注入および200eVで９×1011/cm2のドーズ
量で浅いリンの注入によって、ｐ型ウエルおよびチャネ
ルストップ領域の両方に所望のドーピングプロフィール
を十分に形成できる。ｐ型領域において、これらの条件
の下で注入した原子のピーク分布は、シリコン表面下約
0.4μｍの処に存在する。
次に、金属層28を例えば蒸着によって装置全体を覆うよ
うに形成する。この金属層の厚さを十分に薄く設けるこ
とによって、第１図ｃに示されるように複合レジストに
よって覆われた領域および覆われていない領域との間の
不連続部分を形成できる。
ここで、この複合レジスト層18について説明する。即
ち、一層のフォトレジストでは、良好にリフトオフを行
なうには十分なものでない。この理由としては、種々存
在する。第１に、本例で採用したように、複合フォトレ
ジストは、金属をリフトオフ中にレジストエッジにおけ
る金属不連続部分を設けるためである。この金属の所望
の厚さはそれの濃度の逆関数である。例えば、アルミニ
ューム金属層を約5,000オングストロームの厚さで形成
する一方、金の金属層を約2,500オングストロームの厚
さで形成する。イオン注入におけるこの金属層の目的は
以下に説明する。
また、単一フォトレジスト層に関する問題点としては、
この層では所望の解像度および所望の壁輪郭を同時に得
られない。この単一層が厚ければ厚い程、解像度が低下
する。複合レジスト層の厚さは、通常従来より用いられ
ているレジスト層の厚さより厚いものが所望される。理
想的には、良好な金属除去を行うために、急勾配な側壁
または僅かなアンダーカットが必要となる。２層または
それ以上の層から成る複合レジストを用いることによっ
て所望の幾何学形状が実現できる。また、本発明に利用
し得る複合レジストの製造方法には多数の方法がある。
例えば、約２μｍの厚さの厚いフォトレジスト層12また
は約１μｍの厚さのポリシリコン層18aに薄い（約0.5〜
１μｍ））フォトレジスト層18bをかぶせて製造する。
この薄いフォトレジスト層によって所望の高解像度が得
られる。上側のレジスト層にパターンを形成しこれをマ
スクとして用い、下側のレジスト層は、少し過度にエッ
チングされ、“マッシュルーム”効果として公知である
現象が得られる。ポリシリコンはフォトレジストより良
好な注入マスクであるので、ポリシリコンを下側の層と
して用いることが有効である。しかしながら、このポリ
シリコン層は上側のフォトレジスト層の除去作業中に分
解されないので、例えばCF4プラズマによってエッチン
グする必要がある。また、このプラズマエッチングに対
する抑止層を形成するために、約200オングストローム
の極めて薄い酸化物（図示せず）を一般に、このポリシ
リコンの堆積に先立って成長させ、これをプラズマエッ
チング停止用として機能させると共にシリコン基板表面
を保護する。しかる後、この薄い酸化物を除去し、後述
するように再成長させゲート酸化物を形成する。また、
この代りに、複合レジスト18として、３層レジスト構造
（図示せず）を用いることもできる。代表的なものとし
ては、厚い（約２μｍ）フォトレジスト層を基板上に形
成し、その後、約1,000オングストロームの金属層、例
えばアルミ、シリコンまたはゲルマニューム層を重ね、
更に0.5μｍ〜１μｍ程度の薄いフォトレジスト層で被
覆する。
レジストを分解することによって複合レジスト18を除去
し、これの上側に存在する金属層28を取出し、第１図ｄ
に示されるような構造にする。Ｎ型イオン、例えばリン
を注入し（矢印30で示す）、ｎ型ウエル32およびn+領域
（＝チャネルストップ）34を同時に形成する。Ｐ型イオ
ンの注入のように、この注入条件を以下のように行な
う。原子のピーク分布が、基板／フィールド酸化物の界
面26の少し下側の基板中に存在するように注入する。例
えば、ボロンのようなＰ型イオンをｎ型ウエル32に注入
し、前述のｐ型ウエルの形成時のように表面領域をカウ
ンタードープする。ｎチャネル領域上の金属マスク28は
これら領域をイオン注入より保護している。従って、こ
の金素の種類および厚さは、上述した種々の条件を満た
した上で、イオン注入を効果的に停止するように機能す
る。図面からわかるように、ｐチャネルおよびｎチャネ
ルストップの両方共、相互に点36で自己整合している。
また、隣接のｎおよびｎチャネル設置ならびにｐおよび
ｐチャネル装置間における自己整合（セルフアライメン
ト）も同様に達成できる。
次に、最終製品を製造するために、従来公知の技術を用
いて基板の処理を行なう。例えば、約400オングストロ
ームの厚さのゲート酸化物をシリコン基板表面上に成長
させる。n+で高度にドープしたポリシリコンのゲートを
フォトレジストのマスクを用いてその上に形成する。ｎ
チャネル装置用のソースおよびドレイン（n+）ならびに
ｐチャネル装置用にソースおよびドレイン（p+）を、従
来のCMOS製造技術を用いて注入する。適当なコンタクト
孔を従来のマスキングおよびエッチングによって形成す
ると共に、全体表面を金属化する。最終電極パターンを
従来の方法によって形成すする。
第２図に示されるように、38はソースで40はドレイン領
域であり、領域22上にポリシリコンゲート42が形成され
ており、これによってNMOS装置を構成する。電極46がソ
ース領域に接触する一方、電極48がドレイン領域に接触
する。ゲート酸化物50によってポリシリコンゲート42は
半導体表面から分離している。同様に、PMOS装置におい
て、ゲート酸化物52によって領域32上に位置しているポ
リシリコンゲート54を半導体表面から分離している。電
極56は表面領域58に接触すると共に電極60はドレイン領
域62に接触する。
勿論、他の接触方法を採用できる。例えば、溶解し難い
ゲート処理方法を用いることができ、この方法では、例
えばタングステンまたはモリブデンを難溶解性のゲート
金属を用いる。また、これの代りにアルミや金属酸化け
い素をゲート金属として用いることもできる。
それ故、本発明による製造方法は； ａ）半導体基板上の酸化物層中にｎチャネルおよびｐチ
ャネル装置用の開口窓（マスクNo.1）をあけ、 ｂ）複合レジスト18によってｐチャネル領域およびその
周囲の酸化物層のｐチャネル領域に隣接する部分を被覆
するためのマスクを形成すると共に、イオンを注入して
ｎチャネル装置（即ち、ｐ型ウエルおよびp+チャネルス
トップ）を形成し（マスクNo.2）、 ｃ）上記複合レジストおよびｎチャネル装置の両方の上
に金属層26を蒸着させ、 ｄ）この複合レジストを被覆している金属層の部分を前
記複合レジストマスクと共に除去し、および ｅ）残余の金属層の部分をマスクを用いてｐチャネル装
置（即ち、ｎ型ウエルおよびn+チャネルストップ）をイ
オン注入して形成することを特徴とする。
次に、あくまでも説明のためのみであるが、完全な半導
体装置（ポリシリコンゲート）を製造するための残余の
ステップは； ｆ）ゲート酸化物を形成し、 ｇ）ポリシリコンを堆積させると共に、ｎ型（例えばリ
ン）の不純物原子をこの中に拡散させ、 ｈ）このポリシリコンゲートをｎチャネルおよびｐチャ
ネル装置用に規定すると共に、ｐ型（例えばボロン）イ
オンを全てのソースおよびドレイン（両ｎおよびｐチャ
ネル）に注入（マスクNo.3）し、 ｉ）ｎチャネル装置用にn+領域を規定すると共に、すで
に注入したボロン原子を過補償することによってｎチャ
ネルのソースおよびドレイン用にｎ型（例えば、ひ素）
イオンを高度に注入し（マスクNo.4）、 ｊ）コンタクト孔（マスクNo.5）を規定すると共にメタ
ルパターン（マスクNo.6）を形成することを包含してい
る。
本発明の重要な点は、金属層のリフトオフを良好に行い
得るか否かにある。この金属層のリフトオフは、イオン
注入中にレジストをマスクとして用いてしまった後から
行われるものである。この金属層のリフトオフは単一層
のレジストを用いる場合には困難なものである。その理
由は、レジストの輪郭をイオン注入の後に金属層のリフ
トオフに好適となるように維持することが難しいためで
ある。それ故、上述した複合レジストを採用することに
よってこの問題を解決している。
この金属層のリフトオフ能力を複合レジストと従来の単
一層のレジストとを比較するために、１μｍのポリシリ
コンと１μｍのシプレイ（Shipley）AZフォトレジスト
から成る複合レジスト層を、200オングストロームのSiO
2をプラズマエッチングストップとして利用し、シリコ
ン基板上に堆積させた。また、２μｍのAZフォトレジス
トから成る単一層をシリコン基板上に堆積させた。5,00
0オングストロームのアルミ層を各レジスト層上に覆っ
て堆積させた。その結果、このアルミ層を複合レジスト
から除去できたが、単一層のレジストからはできなかっ
た。
本明細書で開示した製造方法によって、ｎチャネル装置
間に自己整合型n+チャネルストップならびにｐチャネル
装置間に自己整合型p+チャネルストップを設けることが
できる。また、この方法によれば、これら２つのチャネ
ルストップ間に相互自己整合を設けることができる。
上述の実施例においてはｎチャネル装置のイオン注入を
ｐチャネル装置のイオン注入に先立って行っていたが、
所望に応じてこのイオン注入の順序を逆にすることもで
きる。更に、本発明の方法を、絶縁基板、例えばサファ
イヤに形成されたCMOS装置（CMOS/SOS）の製造にも応用
できる。このような装置において、ｎおよびｐ型島を前
述した複合レジストマスクを用いて注入することができ
る。
MOS FETの製造の実施例 先ず、前述の手順に従って、ｐチャネルおよびｎチャネ
ル装置（MOS FET）のアレイが製造されているものとす
る。フィールド酸化物12の厚さは4,000オングストロー
ムで、ゲート酸化物50,52の厚さは約400オングストロー
ムであった。ボロンを深く注入して、ｐ型ウエル22およ
びp+チャネルストップ24を120keVで１×1013/cm2のドー
プ量の条件の下で規定した。次に、リンを浅く注入し
て、ｐ型ウエルを200keVで９×1011/cm2のドープ量の条
件の下でカウンタードープしてｎチャネル装置を形成し
た。また、リンを深く注入して、300keVで、1.5×1013/
cm2のドーズ量の条件化でｎ型ウエル32およびn+チャネ
ルストップ34を規定した。次にボロンを浅く注入してｎ
型ウエルを50keVで９×1012/cm2のドーズウーカウンタ
ードープし、ｐチャネル装置を形成した。複合レジスト
マスクには、200オングストロームのSiO2プラズマエッ
チストップと、７μｍのポリシリコン層と１μｍのシプ
レイ（Shipley）AZフォトレジスト層とを構成層に用い
た。この層を覆ってアルミ層（6,000オングストローム
厚）を堆積させた。PMOS装置のソース58およびドレイン
62領域をボロンの注入（25keVで５×1014/cm2の線量の
下で）して形成すると共に、NMOS装置のソース38および
ドレイン40領域を同様に注入によって形成した。次に、
NMOS装置のソースおよびドレイン領域を150keV、1.5×1
015/cm2の線量でひ素を注入して前のｐ型ドープのため
の過度補償を行なった。ゲート接点42,54をリンを拡散
したポリシリコンで形成した。ソースおよびドレイン接
点46,48,56および60を4,000オングストロームのAl/W:Ti
で構成した。
第３図ａおよび第３図ｂは、１μｍのｎチャネルおよび
ｐチャネルMOS FETのＩ−Ｖ特性（所定のゲート電圧VG
をパラメータ）を表わす。ｎおよびｐチャネル装置用の
低いスレッシュホールド電圧（Vt＝300mV、−300mV）お
よび高いパンチスルー電圧（Vpt＝8Vおよび−11V）が得
られた。これによってCMOS VLSI製造方法への適用性が
表示されている。また、高いスレッシュホールド電圧
（14Vおよび−32V）がｎおよびｐチャネルフィールドト
ランジスタ（寄生トランジスタ）用に得られた。
また、本発明による製造方法を、ｎチャネルおよびｐチ
ャネルMOS FETと、CMOS/SOSの一連のインバータと31段
CMOS/SOSリング発生器の全てをワンチップ上に形成した
CMOS/SOS半導体装置に同様のプロセスパラメータを用い
て応用することができる。これらMOS FETおよびインバ
ータは正しく機能した。このリング発振器は148psの速
度および70mWの消費電力、VDD＝12Vおよび2ns、VDD＝3V
で0.5mWで良好に作動した。
【図面の簡単な説明】
第１図ａ〜第１図ｄは、本発明の半導体製造方法によっ
てCMOS半導体装置を製造する場合の各製造過程における
装置の断面図、第２図は第１図の装置の最終装置の断面
図、第３図ａ〜第３図ｂは、本発明方法によって製造し
たMOS FETの一実施例のVDS−IDS特性を示すグラフであ
る。 10……基板、12……誘電体層、14,16……開口、18……
複合レジストマスク、22……ｐ型ウエル、24……チャネ
ルストップ領域、26……界面、28……金属層、32……ｎ
型ウエル、38,58……ソース、40,62……ドレイン、42,5
4……ゲート接点。
フロントページの続き (56)参考文献 特開 昭52−70779（ＪＰ，Ａ) 特開 昭52−143782（ＪＰ，Ａ) 特開 昭56−91461（ＪＰ，Ａ) 特開 昭56−43756（ＪＰ，Ａ)

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】ａ）表面に酸化物層を有する半導体基板を
    用意し、 ｂ）前記酸化物層に第１および第２の窓を形成して前記
    半導体基板中にｐ−およびｎ−型ウエルを形成すると共
    に、前記ｐ−およびｎ−型ウエル間にｐ−およびｎ−型
    チャンネルストップを形成するための第１および第２の
    部分を有する領域を画成し、 ｃ）前記第２の窓および前記領域の前記第２の部分を複
    合レジストマスクで覆い、 ｄ）ｐ−型不純物を前記第１の窓を介して前記半導体基
    板中にイオン注入してｐ−型ウエルを形成すると共に、
    前記領域の前記第１の部分の下に前記ｐ−型チャンネル
    ストップを形成し、 ｅ）前記複合レジストマスクを含む半導体基板表面に金
    属層を被着し、 ｆ）前記第２の窓および前記領域の前記第２の部分から
    前記金属層および前記複合レジストマスクを除去して前
    記第２の窓および前記領域の前記第２の部分を露出し、 ｇ）残存する前記金属層をマスクとして用い、ｎ−型不
    純物を前記第２の窓を介して前記半導体基板中にイオン
    注入してｎ−型ウエルを形成すると共に、前記領域の前
    記第２の部分の下に前記ｎ−型チャンネルストップを形
    成するCMOS半導体装置の製造方法。
  2. 【請求項２】前記ｐ−およびｎ−型チャンネルストップ
    は互いに自己整合されている特許請求範囲１記載の製造
    方法。
  3. 【請求項３】前記複合レジストマスクは異なる材料の少
    なくとも２つの層からなる特許請求の範囲第１項記載の
    製造方法。
  4. 【請求項４】前記複合レジストマクスは少なくとも前記
    金属層の２倍の厚さである特許請求の範囲第３項記載の
    製造方法。
  5. 【請求項５】前記複合レジストマスクは前記基板上に形
    成された約２μｍの厚さのフォトレジストの厚い層およ
    びこの厚いフォトレジスト層上に形成された約0.5〜１
    μｍ厚さの薄いフォトレジスト層からなる特許請求の範
    囲第４項記載の製造方法。
  6. 【請求項６】前記複合レジストマスクは約１μｍの薄い
    ポリシリコン層およびこの層上に形成された約0.5〜１
    μｍの厚いフォトレジスト層からなる特許請求の範囲第
    ４項記載の製造方法。
  7. 【請求項７】前記複合レジストマスクは前記基板上に形
    成された約２μｍの厚いフォトレジスト層と、このフォ
    トレジスト層上に形成された約1,000オングストームの
    薄い金属層およびこの金属層の上に形成された約0.5〜
    １μｍの薄いフォトレジスト層からなる特許請求の範囲
    第４項記載の製造方法。
  8. 【請求項８】前記半導体基板はシリコンからなると共に
    前記酸化物層は二酸化けい素からなる特許請求の範囲第
    １項記載の製造方法。
  9. 【請求項９】前記基板中にボロン原子を注入してｐ型ウ
    エルおよびp+チャネルストップを形成すると共に、この
    ｐ型ウエル中にリン原子を注入してｎチャネル装置を形
    成するようにした特許請求の範囲第８項記載の製造方
    法。
  10. 【請求項１０】前記基板中にリン原子を注入してｎ型ウ
    エルおよびn+チャネルストップを形成すると共に、この
    ｎ型ウエル仲にボロン原子を注入してｐチャネル装置を
    形成するようにしたことを特徴とする特許請求の範囲第
    ８項記載の製造方法。
  11. 【請求項１１】前記ｐ−およびｎ−型不純物イオンを原
    子のピーク分布が前記基板中の前記酸化物層の下側に存
    在するような条件で注入させるようにした特許請求の範
    囲第１項記載の製造方法。
  12. 【請求項１２】前記金属層をこれらの密度の逆関数とな
    る厚みで形成するようにした特許請求の範囲第１項記載
    の製造方法。
  13. 【請求項１３】前記金属層は約5,000オングストームの
    アルミニュームまたは約2,500オングストームの金から
    なる特許請求の範囲第12項記載の製造方法。
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