JPS633359A - デイジタル情報処理システム - Google Patents

デイジタル情報処理システム

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JPS633359A
JPS633359A JP62093431A JP9343187A JPS633359A JP S633359 A JPS633359 A JP S633359A JP 62093431 A JP62093431 A JP 62093431A JP 9343187 A JP9343187 A JP 9343187A JP S633359 A JPS633359 A JP S633359A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 この発明は、ディジタル情報処理システムに関し、具体
的には、２台以上のディジタル・プロセッサまたはコン
ピュータを使用するディジタル情報処理システムに関す
る。この発明は、それだけに限定されるわけではないが
、特に、連続的時間信号を抽出することによって得られ
る一連のディジタル信号を処理する、いわゆるディジタ
ル信号プロセッサにとって有用である。
Ｂ、従来技術 ディジタル・プロセッサの能力は、１秒間に実行できる
命令の数で測られる。その数が多くなればなるほど、プ
ロセッサの計算能力は大きい。したがって、プロセッサ
の能力を増大させるには、命令実行速度を上げる必要が
ある。これまでに、そのための様々な方法が提案されて
きた。これらの方法としては、命令デコードのオーバー
ラツプ、複数のプロセッサおよびいわゆるバイブライン
化技術を使用するものがある。
こうした方法は、マイクロプロセッサのような小型プロ
セッサではなく大規模プロセッサで実施されることの方
が普通である。
Ｃ０発明が解決しようとする問題点 たとえば、主要処理装置として既存の市販マイクロプロ
セッサを使用するディジタル情報処理システムを設計し
ようとしているものと仮定する。
こうしたシステムではどうすれば命令実行速度が上げら
れるか。マイクロプロセッサのパラメータと動作特性は
すでに定義されている。何かできることがあるのか。１
つの解決法は、並列方式で動゛作して、同時に異なるプ
ログラム・タスクを実行する、２台以上のマイクロプロ
セッサを使用することである。この場合、各マイクロプ
ロセッサが、同じシステムの記憶機構に保持されている
命令とデータにアクセスできることが必要である。残念
ながら、この方法では、争奪問題が発生し、２台以上の
マイクロプロセッサが同時に記憶機構へのアクセスを希
望するときに、どのマイクロプロセッサにアクセスさせ
るかを決定する、調停機構を使用しなければならない。
こうした争奪が発生すると、プログラム・タスクの１つ
を実行するマイクロプロセッサが、他のマイクロプロセ
ッサが記憶機構へのアクセスを完了するまで、次の処理
をやめてじっと待っていなければならない。この待機に
より作業の速度が遅くなる。その上、ある種のアプリケ
ーション、特に、プログラム・タスクを一定の時間枠の
中で実行しなければならないリアル・タイム型のアプリ
ケーションでは、記憶機構へのアクセスを得るために待
つことは容認できない。
Ｄ０問題点を解決するための手段 本発明は、調停が不要で、かつ別のプロセッサが記憶機
構にアクセスしている間にプロセッサを待たせない形で
、２台以上のプロセッサを記憶機構にしっかりと接続す
ることにより、情報処理システムの命令実行速度を増大
させる。このことは、各プロセッサが記憶機構にアクセ
スする際に定期的に順番が回ってくる時間多重化方式で
、記憶機構に各プロセッサを接続することによって実現
される。この時間多重化は、各プロセッサが記憶機構に
実際にアクセスしている間だけ記憶機構に接続され、プ
ロセッサが命令のデコードやアドレスの生成など他のこ
とを行なっている間には接続が行なわれないような形で
実行するのが好ましい。
換言すれば、各プロセッサは、それが内部機能を実行し
実際に記憶機構にアクセスしていない期間がある。この
時間多重化は、他方のプロセッサがその内部機能を実行
している間に一方のプロセッサがアクセスのために記憶
機構に接続され、逆の場合もまた同様になるように調整
するのが好ましい。こうすると、各プロセッサは実際に
必要なときに記ｔｉ機構にアクセスでき、プロセッサ間
の調停は不要となる。
たとえば、プロセッサ２台の場合、互いに１８０°位相
がずれた状態で動作するように、それらの内部動作が互
いに同期される。２台のプロセッサは、それぞれのメモ
リ・アクセス期間に交互に記憶機構に接続される。メモ
リ・アクセス期間も、互いに１８０°位相がずれている
。こうすると、各プロセッサは必要な時に記憶機構にア
クセスでき、両プロセッサ間で争奪が発生することはな
い。
２台のプロセッサは、命令を実行するために同時に有効
に動作する。したがって、同じ時間にほぼ２倍の命令が
実行でき、全体としてシステムの計算能力はほぼ２倍に
なる。
この技法は、あらゆる型式のプロセッサもこ適用できる
わけではないことに注意すべきである。各プロセッサが
互いに同期して動作できるように、プロセッサの内部動
作を外部的に同期させることが可能でなければならない
。とはいえ、この能力をもつプロセッサに対しても、本
技術は、システムの処理能力を増加させる比較的単純で
安価な方法を提供する。
Ｅ、実施例 第１図には、本発明に従って構成されたディジタル情報
処理システムの基本的特徴が一般的に示しである。この
システムは、少なくとも２台のディジタル・プロセッサ
１０と１１およびランダム・アクセス記憶装置または記
憶機構１２を含む。このシステムは、更に、マルチプレ
クサ（ＭＵＸ）１３で表わされる多重化手段を含む。こ
の多重化手段は、各プロセッサが記憶機構１２にアクセ
スをする際に定期的に順番が回ってくる時間多重化方式
で、記憶機構１２にプロセッサ１０と１１を接続するた
めのものである。プロセッサ１０と１１は、それぞれプ
ロセッサ母線１４と１５を介してマルチプレクサ１３に
接続される。マルチプレクサ１３は記憶母線１６を介し
て記憶機構１２に接続される。母線１４．１５および１
６はそれぞれ多心母線であり、複数のアドレス線とデー
タ線をもち、母線の両端に接続されている機構間で複数
ビット・アドレス信号と複数ビット・データ信号を並列
に転送する。
ディジタル・プロセッサ１０と１１の内部動作は、外部
ソースによって同期させることができる。
このシステムは、ディジタル・プロセッサ１０と１１の
内部動作どうしを同期させるとともにそれらの内部動作
とマルチプレクサ１３の動作を同期させる手段を含んで
いる。具体的に言うと、この同期手段は、ディジタル・
プロセッサ１０と１１にタイミング・パルスを供給して
それらの内部動作を制御し、マルチプレクサ１３にタイ
ミング・パルスを供給してその多重化動作を制御する、
タイミング・パルス生成器１７を含んでいる。
マルチプレクサ１３は、プロセッサ１０と１１のそれぞ
れを定期的に交互に記憶機構１２に接続する。具体的に
言うと、マルチプレクサ１３は、第１の期間に母線１４
の各導線を母線１６の対応する各導線に接続する。その
後、次の期間にマルチプレクサ１３は、母線１５の各導
線を記憶母線１６の対応する各導線に接続する。この母
線１４と１５の間の切り替えは、何度も続けて繰り返さ
れ、２本のプロセッサ母線１４と１５を交互に記憶母線
１６に接続する。
プロセッサ１０と１１はそれぞれ、タイミング・パルス
生成器１７などの外部ソースによって制御される内部動
作のタイミングをもつことができる。
具体的に言うと、タイミング・パルス生成器１７は、導
線１８を介してプロセッサ１０に第１の一連のタイミン
グ・パルスを、また導線１９を介してプロセッサ１１に
第２の一連のタイミング・パルスを供給する。こうした
タイミング・パルスは、プロセッサ１０と１１を互いに
１８０°位相をずらせて動作させるものである。具体的
に言うと、２台のプロセッサが実際に記憶機構１２にア
クセスする時間ができるだけ異なるように内部タイミン
グが制御される。多少オーバーラツプがあってもよいが
、２台のプロセッサの記？、！機構アクセス位相がオー
バーラツプしていない期間が十分になければならない。
タイミング・パルス生成器１７は、第１プロセツサ母ｉ
Ｊｉ！１４と第２プロセツサ母線１５の記憶母線１６へ
の接続を交互に切り替える一連のタイミング・パルスを
、導線２０を介してマルチプレクサ１３に供給する。導
線２０上のこうしたタイミング・パルスは、第１のプロ
セッサ１０が記憶機構アクセス位相にある時に第１プロ
セツサ母線１４が記憶母線１６に接続され、第２のプロ
セッサ１１が記憶機構アクセス位相にある時に第２プロ
セツサ母線１５が記憶母線１６に接続されるように選択
される。換言すれば、−度に１つのプロセッサしか記ｔ
ｉ機構１２に接続されず、各プロセッサのタイミングは
記憶機構１２への適切なアクセス動作をもたらすもので
ある。
第２図には、本発明に従って構成されたディジタル情報
処理システムのまた要約な実施例の詳細な構成図が示し
である。第２図のシステムは、第１のディジタル・プロ
セッサＣＰＵＩと第２のディジタル・プロセッサＣＰＵ
２を含む。第２図の記憶機構は、２つの独立したランダ
ム・アクセス記憶機構、すなわち、プロセッサ動作命令
を記憶する命令記憶機構２１とデータおよびその他の必
要な情報を記憶するデータ記憶機構２２から構成する。
図を見ればわかるように、その２つの記憶機構に独自の
多重化機構が設けられている。
第２図のシステムは、さらに、プロセッサの内部動作と
記憶機構多重化動作を制御し同期させるタイミング・パ
ルスを供給するタイミング・パルス生成器２３をもつ。
第２図のシステムは、人出力装＠２４ないし２９とで表
わされる各種の入出力機構も備えている。第２図の残り
の部分の大半は、２つの記憶機構２１と２２に対する多
重化機構を表す。
プロセッサＣＰＵＩとＣＰＵ２はそれぞれ、連続時間信
号を抽出することによって得られるディジタル信号の列
を処理するのに普通使用される型式のいわゆるディジタ
ル信号プロセッサである。
これらのプロセッサＣＩ”’ＵｌとＣＰＵ２は同じ内部
構成をもち、それぞれパイプライン式プロセッサである
ことが好ましい。第３図は、ＣＰＵＩとＣＰＵ２のおの
おのに使用できる代表的なパイプライン型プロセッサの
内部詳細構成を示す。
第３図のパイプライン型プロセッサは、複数ビット・レ
ジスタ３３と３４によってカスケード式に接続された命
令取出し機構８０、命令復号機構８．１および実行機構
３２を含む。命令取出し機構３０は、アドレス母線３６
に接続されているアドレス母線ボート３５とデータ母線
３８に接続されているデータ母線ボート３７を有する。
同様に、実行機構８２は、アドレス母線４０に接続され
ているアドレス母線ボート３９とデータ母線４２に接続
されているデータ母線ボート４１をもつ。制御装置４３
は、クロック１およびクロック２と称される外部タイミ
ング信号によって駆動され、機構３０ないし３２へその
内部動作を制御するために供給されるタイミング信号を
生成する。タイミング・パルスは、これらの機構間でデ
ータを転送するためにレジスタ３８と３４にも送られる
。制御装置４３への保留人力は、機構３０ないし３２の
データ処理活動を一時的に延期するために使用される。
高レベル信号がこの保Ｍ端子に印加されると、第３図の
プロセッサは待機試態に入り、そのアドレス母線ボート
およびデータ母線ボートは、非信号高インピーダンス状
態になる。
命令取出し機構３０は、連続して、または−度に１つず
つ記憶機構からプロセッサ動作命令を取り出す働きをす
る。したがって、命令取出し機構３０は、各命令が取り
出された後に次に取り出される命令を指示するように増
分されるアドレス・カウンタを含む。この命令アドレス
・カウンタのアドレスは、定期的にアドレス母線３６に
置かれ、外部記憶機構２送られる。こうして、こうした
外部記憶機構から、データ母線３８を介して命令取出し
機構３０へ転送される所望の次の動作命令がアクセスさ
れる。命令取出し動作が終わると、この次の命令が、命
令復号機構３１によって使用されるためにレジスタ３３
に入れられる。
命令復号機構３１は、レジスタ３３内にある命令を復号
し、実行機構３２が必要とする適切な情報と制御信号を
作成する。命令復号機構３１は、必要なオペランド・ア
ドレスの計算も行ない、実行機構３２が利用できる計算
されたアドレスを作成する。現在の命令の復号動作が終
わると、その結果生成された制御信号と計算されたアド
レスが、実行機構３２で使用されるためにレジスタ３４
に転送される。
実行機構３２は、その時レジスタ３４内にある制御情報
を生成した命令を実行する働きをする。
こうした動作が記ｆ、ｆ！　５４Ｍへのデータの書込み
に関係する場合、オペランド・アドレスがアドレス母線
４０に置かれ、記憶すべきデータがデータ母線４２に置
かれ、書込み制御線４４が活動化する。
−方、動作がデータの読取りに関係する場合、オペラン
ド・アドレスがアドレス母線４０に置かれ、読取り制饗
線４５が活動化する。ついで、実行機構３２が、記憶機
構からアクセスされてデータ母線４２に出たデータを取
り込む。プロセッサ動作命令の中には、記憶機構との間
でのデータ転送の必要がないものもある。たとえば、算
術ＡＤＤ命令は、以前の命令の実行中に先に取り出され
た２つのすベランドの加算を行なわせる。なお実行機構
３２は、演算論理機構およびデータとアドレスを記憶す
る各種のレジスタを備えている。
どの時点でも、実行機構３２は命令Ｎを実行し、命令復
号機構３１は命令Ｎ　＋　１を復号し、命令取出し機構
３０は命令Ｎ＋２を取り出し中であることに注意するこ
と。これが、「パイプライン方式」という言葉のいわれ
である。異なる３つの命令が、パイプライン方式で、ど
の時点でも同時に実行中である。命令の実行に係わる様
々なタスクの実行がオーバーラツプしているためで、命
令実行速度が上がる。
本実施例では、第２図のディジタル信号プロセッサＣＰ
Ｕ１とＣＰＵ２が、それぞれ第３図に示す内部構成をも
っているものと仮定する。
第２図に戻って、次にプロセッサＣＰＵＩとＣＰＬＩ２
を命令記憶機構２１に接続する第１の多重化機構のこと
を考えてみる。これは、各プロセッサが命令記憶機構２
１にアクセスする際に定期的に順番が回ってくる時間多
重化方式で行なわれる。
命令記憶機構２１は、命令取出し装置によって２つのプ
ロセッサＣＰＵ１とＣＰＵ２に取り込まれたプロセッサ
動作命令を含んでいる。
ＣＰＵＩの命令取出しアドレス母線ポートは、母線４６
を介して多段マルチプレクサ４７の第１の入力端に接続
されている。ＣＰＵ２の命令取出しアドレス母線ボート
は、母線４８を介してマルチプレクサ４７の第２の入力
端に接続されている。
マルチプレクサ４７は、ＣＰＵ母線４６と４８を一度に
１つずつ交互に、命令記憶機構２１のアドレス入力端に
接続された記憶機構アドレス母線４９に接続する。
当該のタイミングが第４図に示しである。波形Ａ、１３
、Ｃ１およびＤは、タイミング・パルス生成器２３によ
って生成されるタイミング・パルスを表す。タイミング
・パルスＢおよびＤは、ＣＰＵ１のＣＫＩおよびＣＫ２
クロック・パルス入力端に供給される。ＣＰＵ２では、
順序が逆になり、タイミング・パルスＤがＣＫ１入力端
に、またタイミング・パルスＢがＣＫ２入力端に供給さ
れる。
この反転のおかげで、ＣＰＵ１とＣＰＵ２は互い−に１
８０°位相がずれた状態で動作する。
第４図の波形ＥとＦはそれぞれ、有効なアドレスがＣＰ
Ｌｉｌ母線４６とＣＰＵ２母線４８上に現れるときを示
す。マルチプレクサ４７の切替え動作は、ＣとＤのタイ
ミング・パルスの時間に関する組合せによって駆動され
る。この組合せはＯＲ回路５０から得られる。Ｃ＋Ｔ）
が高レベルのときは、ＣＰＬＩＩ母緑４６が記イ、α機
構アドレス母線４９に接続される。逆に、Ｃ＋Ｄが低レ
ベルのときは、ＣＰ　ＬＪ　２母線４８が記す、モ機構
７ドレス母線４９に接続される。記憶機構アドレス母線
４９上でその結果起こる動作は、第４図の波形Ｇによっ
て表される。波形Ｇを見ればわかるように、ＣＰＵ１と
ＣＰＵ２のアドレスが、交互に命令記憶機構２１のアド
レス入力端に印加される。
そこに供給されるＣ　Ｐ　Ｌｌ　１とＣＰ　（Ｊ　２の
アドレスを受けて、命令記憶機、閘２１は、そのアドレ
スされた位置から対応するデータ（命令）を読み出す。
命令記憶機構２１の出力は、第４図の波形ト１によって
表される。有効データ期間は記号が人っている矩形部分
によって表される。この出力（よ、母線５１を介して多
段ラッチ機構５２と５３の入力端に供給される。ラッチ
Ｆ　）７．５２と５３はそれぞれタイミング・パルスＤ
とＢ５こよってｔｉｌｊ御される。これらのラッチｉｌ
Ｊ　７３の出力はそれぞれ第４図の波形ｌとＪによって
表される。
ラッチ機構５２と５３：よ、ここで：よ、いわゆる透過
極性保持へ１ラッチ段から構成されているものと仮定す
る。すなわち、タイミング・パルスがラッチ：Ｈｌ　御
端子に現れると、そのラッチがその入力端から出力端へ
データをパスし！２ｆｉのる。次いで、タイミング・パ
ルスが終了すると、そのラッチが、タイミング・パルス
の終了の瞬間にラッチ・アップして、その入力端にある
データを保持する。タイミング・パルスＤによって制御
されるラッチ５２の場合、この動作は波形１によって示
される。
タイミング・パルスＤの初期の段階では、ラッチ５２の
出力端に現れているデータは変化中であり、そのため、
有効とはみなされない。有効期間は、波形１の記号が入
っている矩形部分によって表される。同様なことがもう
一方のラッチｅｘ　斗ｊａ　５３にもあてはまり、ラッ
チ機構５３の結果は波形Ｊによって示されている。
ラッチ機構５２の出力端に現れたデータ（命令）は、デ
ータ母線５４を介してＣＰＵＩの命令取出し機構のデー
タＤ上線ボート（こ送られる。ラッチ機構５３の出力端
に現れたデータ（命な）は、データ母線５５を介してＣ
ＰＵ２の命令取出し機構のデータ母線ボートに送られる
。このようにして、ＣＰＵＩとＣＰＵ２はそれぞれ自分
の動作命令を受は取る。波形■とＪを見ればわかるよう
に、ラッチ機構５２と５３は、これらの命令を取り出し
たアドレスの発生後の充分な期間の間、その２つのＣＰ
Ｕが利用できるようにする。
次に、プロセッサＣＰＵＩとＣＰＵ２をデータ記憶機構
２２に接続する第２の多重化機構について考察する。こ
れは、各プロセッサがデータ記憶機構２２にアクセスす
る際に定期的に順番が回ってくる時間多重化方式で行な
われる。データ記憶機構２２は、処理中のデータの現行
部分および、当該の場合、そのデータに対して生成され
た中間結果と最終結果を含んでいる。データ記憶機構２
２は、１つ以上のルックアップ・テーブル、各種のパラ
メータ値およびデータの処理に役立つそれらと類似のも
のも含むことができる。
ＣＰＵ１の実行機構アドレス母線ボートは、アドレス母
線５６を介して多段マルチプレクサ５７の第１の入力端
に接続されている。ＣＰＵ２の実行機構アドレス母線ボ
ートは、第２のアドレス母線５８を介してマルチプレク
サ５７の第２の入力端に接続されている。マルチプレク
サ５７は、ＣＰＵアドレス母線５６と５８を一度に１つ
ずつ交互に、データ記憶機構２２のアドレス入力端に接
続された記憶機構アドレス母線５９に接続する。
当該のタイミングが第４図に示しであるが、本実施例で
は、先に命令記憶機構２１について示したものと同じで
ある。換言すれば、波形Ｅ、ＦおよびＧはデータ記憶機
構２２にも当てはまり、このデータ記憶機＋？４２２の
アドレス多重化動作を表す。具体的には、波形ＥとＦは
それぞれ、有効なアドレスがＣＰＵ’ｌアドレス母線５
６とＣＰｔＪ２アドレス母線５８に現れるときを示す。
マルチプレクサ５７の切替え動作は、ＣとＤのタイミン
グ・パルスの時間に関する組合せによって駆動される。
この組合せはＯＲ回路５０から得られる。Ｃ＋Ｄが高レ
ベルのときには、ＣＰＵ１アドレス母線５６が記憶機構
アドレス母線５９に接続され、逆に、Ｃ＋Ｄが低レベル
のときには、ＣＰｔＪ２Ｅａ線アドレス５８が記憶機構
アドレス母線５９に接続される。記ｔｔ機構アドレス母
線５９上でその結果起こる動作は、第４図の波形Ｇによ
って表される。波形Ｇを見ればわかるように、ＣＰＵＩ
とＣＰＵ２のアドレスが、交互にデータ記憶機構２２の
アドレス入力端に印加される。
読取り動作モードおよび書込み動作モードがデータ記憶
機構２２に設けである。読取り動作は先に説明した動作
と同様であり、まずそれについて考えてみる。具体的に
は、データは波形Ｈで表されているようにデータ記憶機
構２２から読み出される。データ記憶機構２２は、時間
インターリーブ方式または時間多重化方式でＣＰＵ１と
ＣＰＬ１２のデータを読み出す。有効期間は、記号が入
っている矩形部分によって表される。データ記憶機構２
２からのこの出力データは、記憶データ母線６０を介し
て多段ラッチ機構６１と６２の入力端に供給される。ラ
ッチ機構６１と６２はそれぞれタイミング・パルスＤと
Ｂによって制御される。これらのラッチ機構６１と６２
の出力は、それぞれ第４図の波形■とＪで表わされる。
ラッチ機構６１と６２は、ここではどちらもいわゆる透
過極性保持型ラッチであると仮定する。有効データ期間
は、波形ＩとＪの記号が入っている矩形部分によって表
される。ラッチ機構６１と６２は、ＣＰＵ１とＣＰｔＪ
２に向けられたデータ部分を区別する働きをし、ＣＰＵ
１のデータはラッチ機構６１の出力端に現れ、ＣＰＵ２
のデータはラッチ機構６２の出力端に現れる。
ＣＰＵＩの実行機構が読取り動作を行なっている場合、
ラッチ機構６１内のデータは多段バアッファ６３を介し
てＣＰＵＩのデータ母線６４に転送される。このデータ
母線６４は、ＣＰＵＩの実行機構のデータ母線ボートま
で延びそれに接続されている。この実行機構が読取り動
作を行なっているとき、読取り制御線６５が活動化して
、バッファ６３がデータ母線６４にデータを渡す。制御
線６５が活動化していない場合、バッファ６３は、デー
タ母線６４を、非信号高インピーダンス収態にする。
同様に、ＣＰＵ２の読取りラッチ６２は、多段バッファ
６６を介してＣＰＵ２データ母線６７に接続されている
。このデータ母線６７は、ＣＰＵ２の実行機構のデータ
母線ボートまで延びそれに接続されている。ＣＰｔＪ２
が読取り動作を行なっている場合、読取り制御線６８が
活動化して、バッファ６６がＣＰＵ２のデータ母線６７
にデータを渡す。制御線６８が活動化していない場合、
バッファ６６は、ＣＰＵ２データ母線６７を、非信号高
インピーダンス収態にする。
次にＣＰＵＩとＣＰＵ２による書込み動作の場合を考え
てみると、データ記憶機構２２の多重化アドレス動作は
、前記と同様である。これは、波形Ｇで表される。しか
し、この場合、データの流れは反対方向、すなわち、Ｃ
ＰＵからデータ記憶機構２２に向う方向である。ＣＰＵ
１からのデータは、ＣＰＵ１データ母線６４を介して多
段マルチプレクサ７０の第１の入力端に供給される。こ
のＣＰＵＩ書込みデータは波形Ｋによって表される。有
効期間は記号が入っている矩形部分によって表される。
ＣＩ”０２からのデータは、ＣＰＵ２データ母線６７を
介して多段マルチプレクサ７０の第２の入力端に供給さ
れる。このＣＰＵ２書込みデータは波形Ｉ−によって表
される。有効期間は記号が人っている矩形部分によって
表される。
マルチプレクサ７０の出力端に接続された多段バッファ
７１は、ＯＲ回路７２からの信号によって制御される。
このＯＲ回路７２は、対応するＣＰＵの実行機構が書込
み動作を行なっているときに活動化する、書込み制御線
７３と７４から書込み信号を受は取る。それらの制御線
が活動化すると、バッファ７１は、データ記憶機構２２
のデータ母線６０にデータを渡す。
マルチプレクサ７０の切替え動作は、ＤとＡのタイミン
グ・パルスの時間に関する組合せによって駆動される。
この組合せはＯＲ回路７５から得られる。書込みサイク
ル中にＤ＋Ａが高レベルのときは、ＣＰＵ１データ母線
６４がデータ記憶機構のデータ母線６０に接続され、ガ
′に、Ｄ＋Ａが低レベルのときは、ＣＰＵ２データ母線
６７が記憶機構データ母線６０に接続される。両方のＣ
ＰＵが書込み動作を行なっているとき、記憶機構データ
母線６０上でその結果起こる動作は、第４図の波形Ｍに
よって表される。波形Ｍを見ればわかるように、ＣＰＵ
ＩとＣＰＵ２のデータが、交互にデータ記憶機構２２の
データ入力端に印加される。
データ記憶機構２２は、先に考慮したのと同じ書込み制
御信号によって書込み動作を行なうように条件づけされ
ている。具体的には、ＣＰＵＩ書込み制御線７３とＣＰ
Ｕ２書込み制御線７４が、ＯＲ回路７６の２つの入力端
に接続されている。
ＯＦＬ回路７６の出力端は、データ記ｔｉ機構２２の書
込み制御端子まで延びる制御線７７に接続されている。
ＣＰＵ書込み制御線の一方が活動化すると、データ記憶
機構２２は、その対応する書込み期間に記憶機構データ
母線６０上で書込み動作を行なうように条件づけされて
いる。
２つのＣＰＵの実行機構は、同時に同じ種類の動作を行
なう必要はない。すなわち、ＣＰＵ２の実行機構が書込
み動作を行なっている間に、ＣＰＵ１の実行機構が読取
り動作を行なうことができるし、逆もまた同様である。
読取り制御線６５．６８と書込み制御線７３．７４と読
み書きバッファ６３．６６は、任意の時点にデータが移
動する方向を決定する。この方向は両方のＣＰＵで同じ
である必要はない。
第２図の実施例は、さらに、最初に上位プロセッサ（図
示せず）が命令記憶機構２１とデータ記憶機構２２の両
方をロードできるようにする、初期プログラム・ロード
（ＩＰＬ）機構を含んでいる。
命令記憶機構２１の場合、この機構は、記憶機構アドレ
ス母線４９にアドレスをパスする多段バッファ８０と記
憶機構データ母線５１にデータを転送する多段バッファ
８１を含んでいる。バッファ８０の入力端がアドレス母
線８２に接続され、アドレス母線８２は上位プロセッサ
のアドレス母線に接続されている。第２のバッファ８１
は、データ母線８３を介して上位プロセッサのデータ母
線に接続されている。
データ記憶機構２２の初期プログラム・ロードは、デー
タ記憶機構２２に上位アドレスをパスする多段バッファ
８４およびデータ記憶機構２２に上位プロセッサからの
データを転送する多段バッファ８Ｓによって行なわれる
。データ記憶機構２２で初期プログラム・ロードを行な
う１つの理由は、こうした記憶機構２２に所望のルック
アップ・テーブルをロードすることである。
命令記憶機構２１が初期プログラム・ロードされる場合
、上位プロセッサばＩＰＬ−１制御線８６を活動化させ
る。このため、その２つの命令記憶バッファ８０と８１
が使用可能になり、アドレス・マルチプレクサ４７の出
力が使用できなくなり、さらに、命令記憶機構２１が書
込み動作を行なうように条件づけされる。データ記憶機
構２２を初期プログラム・ロードすることが望ましい場
合、ＩＰＬ−２制御線８７が活動化される。このため、
データ記憶機構２２のバッファ８４と８５が使用可能に
なり、アドレス・マルチプレクサ５７の出力が使用でき
なくなる。さらに、ＯＲ回路７６を介して、データ記憶
機構２２が書込み動作を行なうように条件づけされる。
本実施例では、命令記ｆ、ｆ機横２１とデータ記憶機構
２２の初期ロードは、異なる期間に個別に行なわれる。
この初期ロード手順は、この実施例ではバイトまたはワ
ード・レベルで多重化されてはいない。
命令記憶機構２１とデータ記憶ｍ構２２のどちらか一方
で初期プログラム・ロードが実行されている場合、２つ
のプロセッサＣＰＵ１とＣＰＵ２は、初期プログラム・
ロード中−時的に使用できなくなる。これは、ＣＰＵ１
とＣＰＵ２の両方の保留割面端子に一方のＩＰＬ制御信
号を渡すＯＲ回路８８によって行なわれる。このため、
初期プログラム・ロード中、ＣＰＵＩとＣＰＵ２の両方
でデータ男理動作が一時延期される。
おそらく、大半の適用例で望ましいはずであるが、この
初期プログラム・ロード機能の使用は随意である。それ
を省略できる適用例もあるが、その場合には、命令記憶
機構２１は、プロセッサ動作命令を恒常的に埋め込んだ
読取り専用記憶機構の形態をとる。
次に第２図の入出力装置２４ないし２９について検討す
ると、こうした入出力装置のあるものは一方のディジタ
ル信号プロセッサによって直接アクセスされ、あるもの
はもう−方のディジタル信号プロセッサによって、また
あるものは両方のディジタル信号プロセッサによって直
接アクセスされる。入出力装置２４と２５は、ＣＰＵＩ
のアドレス母線５６とデータ母線６４に接続され、した
がってＣＰ　ｔｊ　１のみが直接アクセスできる。入出
力装置２６と２７は、ＣＰＵ２のアドレス母線５８とデ
ータ母線６７に接続され、したがって、ＣＰＵ２のみが
直接アクセスできる。他方、入出力装置２８と２９は、
データ記↑彦機構２２のアドレス母線５９どデータＤ（
線６０に接続されており、したがって、データ記憶機構
２２用のものと同じ多重化機構を介してＣＰＬｉｌとＣ
Ｐｔ、！２のどちらも直接アクセスできる。換言すると
、入出力装置２８と２９を、−７０セツｆｃＰｔＪ１と
ｃＰＩＪ２の両方が共用している。
ディジタル信号プロセッサが２台あるので、各プロセッ
サは作業の手近な部分を行なえる。たとえば、複数チャ
ネル通信への適用例の場合、プロセッサの一方がチャネ
ルの半分の信号処理機能を実行し、もう−方が他の半分
の信号処理機能を実行する。作業負荷を分割するもう一
つの方法は、−方のプロセッサにすべてのチャネルの送
信機能を取り扱わせ、もう−方のプロセッサにすべての
チャネルの受信機能を取り扱わせることである。
作業負荷を分割するさらに別の方法は、−方のプロセッ
サにすべてのチャネルの前置変復調機能を取り扱わせ、
他方のプロセッサ（こ、スクランブル化／スクランブル
解除、直列化／直列イヒ解除など残りの機能を取り扱わ
せることである。
特定の適用例の実例として、入出力装置２４と２５を電
話線に接続されたモデム・アナログ・ディジタル変換器
とし、入出力装置２６と２７を同じ電話線に接続された
モデム・ディジタル・アナログ変換器とすることができ
る。入出力装置２８と２９を、上位プロセッサや他のデ
ータペース型装置とインターフェースをとるインターフ
ェース装置とすることもできる。
この例では、ディジタル信号プロセッサＣＰＵ２が、デ
ィジタル・アナログ変換器２６と２７の一方または両方
にモデム送信信号のディジタル化されたサンプルを供給
する。他方、ディジタル信号プロセッサＣＰＵＩは、ア
ナログ・ディジタル変換器２４と２５から受信したモデ
ム信号のディジタル化されたサンプルを得ることになる
。たとえば、上位コンピュータがモデムを介して遠隔位
置と通信を望んでいると仮定する。ＣＰＵ２は、モデム
送信アルゴリズム機能を実行し、ディジタル・アナログ
変換器２６と２７のうちどちらか適切な方に出力サンプ
ルを入れる。ＣＰＵ１は、適切なディジタル・アナログ
変換器２４または２５からのディジタル化された入すデ
ータを抜き出し、それをアナログ波形サンプルから実際
の送信データに変換して、上位コンピュータに送ること
になる。必要な場合、上位システムから入出力装置２８
と２９のどちらか一方を介してデータベース情報を得る
ことができ、適切な処理の後、それを遠隔位置に送信す
るためモデム装置の１つに供給できる。
Ｆ０発明の効果 以上の説明から理解できるように、本明細書に記載され
た技法を使うと、争奪なしに、また調停機構の必要もな
しに、２台以上のプロセッサが１つ以上の記憶機構を同
期的に共用できる。各プロセッサは、リアルタイムで単
数または複数の記憶機構に制限を受けずに有効にアクセ
スできることを常に保証される。もう一つの利点は、異
なるプロセッサが、きわめて効率よく効果的に同じプロ
グラム・サブルーチン、ルックアップ・テーブルなどを
共用できることである。この場合、各項目のコピーが一
部だけ記憶装置内に用意される。また、パイプライン式
プロセッサと、別々の命令記憶機構およびデータ記憶機
構を使用することで、速度と効率がさらに増大し、した
がって、システムのデータ処理能力が全体として増大す
る。
【図面の簡単な説明】
第１図は、本発明の基本概念の一般的構成図である。 第２図は、本発明に従って構成されたディジタル情報処
理システムの特定の実施例のより詳細な構成図である。 第３図は、第２図の各ディジタル信号プロセッサの内部
構成の好ましい形態図である。゛第４図は、第２図の実
施例の動作を説明するのに使用されるタイミング図であ
る。 １０．１１・・・・プロセッサ、１２・・・・記憶機構
、１３・・・・マルチプレクサ、１４．１５・・・・プ
ロセッサ母線、１６・・・・記憶母線、１７・・・・タ
イミング・パルス生成器、２１・・・・命令記憶機構、
２２・・・・データ記憶機構、２３・・・・タイミング
・パルス生成器、３０・・・・命令取出し機構、３１・
・・・命令復号機構、３２・・・・命令取出し機構、３
３．３４・・・・レジスタ、３６．４０・・・・アドレ
ス母線、３８．４２・・・・データ母線、４３・・・・
制御装置、４７．５７．７０・・・・多段マルチプレク
サ、４６．４８・・・・ＣＰＵ母線、４９．５９・・・
・記憶機構アドレス母線、５２．５３．６１．６２・・
・・多段ラッチ機構、５４．５５・・・・データ母線、
５６．５８・・・・ｃｐｕアドレス母線、６３．７１．
８０．８１．８４．８５・・・・多段バッファ、６４．
６７・・・・ＣＰＵデータ母線、５１．６０・・・・記
憶機構データ母線。 出、＠大　　インターナショナル・ビジネス・マシーン
ズ・コーポレーション 代理人　　弁理士　　岡　　１）　次　　生（外１名）

Claims (3)

    【特許請求の範囲】
  1. （１）少なくとも２台のプロセッサと、記憶装置と、各
    プロセッサが周期的な順番で上記記憶装置にアクセスで
    きるように時分割多重化方式で上記プロセッサを上記記
    憶装置に接続する多重化装置とを有するディジタル情報
    処理システム。
  2. （２）上記プロセッサの内部動作と上記多重化装置の動
    作とが外部タイミグ手段によって同期化されている特許
    請求の範囲第（１）項記載のディジタル情報処理システ
    ム。
  3. （３）上記記憶装置が命令を記憶する命令記憶機構およ
    びデータを記憶するデータ記憶機構を含む特許請求の範
    囲第（１）項記載のディジタル情報処理システム。
JP62093431A 1986-06-20 1987-04-17 デイジタル情報処理システム Granted JPS633359A (ja)

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JPH056906B2 JPH056906B2 (ja) 1993-01-27

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