JPH056906B2

JPH056906B2 -

Info

Publication number: JPH056906B2
Application number: JP62093431A
Authority: JP
Inventors: Teiraa Deebisu Goodon
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1986-06-20
Filing date: 1987-04-17
Publication date: 1993-01-27
Also published as: US5010476A; EP0249720A3; JPS633359A; EP0249720A2

Description

【発明の詳細な説明】Ａ産業上の利用分野この発明は、デイジタル情報処理システムに関
し、具体的には、２台以上のデイジタル・プロセ
ツサまたはコンピユータを使用するデイジタル情
報処理システムに関する。この発明は、それだけ
に限定されるわけではないが、特に、連続的時間
信号を抽出することによつて得られる一連のデイ
ジタル信号を処理する、いわゆるデイジタル信号
プロセツサにとつて有用である。

Ｂ従来技術デイジタル・プロセツサの能力は、１秒間に実
行できる命令の数で測られる。その数が多くなれ
ばなるほど、プロセツサの計算能力は大きい。し
たがつて、プロセツサの能力を増大させるには、
命令実行速度を上げる必要がある。これまでに、
そのための様々な方法が提案されてきた。これら
の方法としては、命令デコードのオーバーラツ
プ、複数のプロセツサおよびいわゆるパイプライ
ン化技術を使用するものがある。

こうした方法は、マイクロプロセツサのような
小型プロセツサではなく大規模プロセツサで実施
されることの方が普通である。

Ｃ発明が解決しようとする問題点たとえば、主要処理装置として既存の市販マイ
クロプロセツサを使用するデイジタル情報処理シ
ステムを設計しようとしているものと仮定する。
こうしたシステムではどうすれば命令実行速度が
上げられるか。マイクロプロセツサのパラメータ
と動作特性はすでに定義されている。何かできる
ことがあるのか。１つの解決法は、並列方式で動
作して、同時に異なるプログラム・タスクを実行
する、２台以上のマイクロプロセツサを使用する
ことである。この場合、各マイクロプロセツサ
が、同じシステムの記憶機構に保持されている命
令とデータにアクセスできることが必要である。
残念ながら、この方法では、争奪問題が発生し、
２台以上のマイクロプロセツサが同時に記憶機構
へのアクセスを希望するときに、どのマイクロプ
ロセツサにアクセスさせるかを決定する、調停機
構を使用しなければならない。こうした争奪が発
生すると、プログラム・タスクの１つを実行する
マイクロプロセツサが、他のマイクロプロセツサ
が記憶機構へのアクセスを完了するまで、次の処
理をやめてじつと待つていなければならない。こ
の待機により作業の速度が遅くなる。その上、あ
る種のアプリケーシヨン、特に、プログラム・タ
スクを一定の時間枠の中で実行しなければならな
いリアル・タイム型のアプリケーシヨンでは、記
憶機構へのアクセスを得るために待つことは容認
できない。

Ｄ問題点を解決するための手段本発明は、調停が不要で、かつ別のプロセツサ
が記憶機構にアクセスしている間にプロセツサを
待たせない形で、２台以上のプロセツサを記憶機
構にしつとりと接続することにより、情報処理シ
ステムの命令実行速度を増大させる。このこと
は、各プロセツサが記憶機構にアクセスする際に
定期的に順番が回つてくる時間多重化方式で、記
憶機構に各プロセツサを接続することによつて実
現される。この時間多重化は、各プロセツサが記
憶機構に実際にアクセスしている間だけ記憶機構
に接続され、プロセツサが命令のデコードやアド
レスの生成など他のことを行なつている間には接
続が行なわれないような形で実行するのが好まし
い。換言すれば、各プロセツサは、それが内部機
能を実行し実際に記憶機構にアクセスしていない
期間がある。この時間多重化は、他方のプロセツ
サがその内部機能を実行している間に一方のプロ
セツサがアクセスのために記憶機構に接続され、
逆の場合もまた同様になるように調整するのが好
ましい。こうすると、各プロセツサは実際に必要
なときに記憶機構にアクセスでき、プロセツサ間
の調停は不要となる。

たとえば、プロセツサ２台の場合、互いに180°
位相がずれた状態で動作するように、それらの内
部動作が互いに同期される。２台のプロセツサ
は、それぞれのメモリ・アクセス期間に交互に記
憶機構に接続される。メモリ・アクセス期間も、
互いに180°位相がずれている。こうすると、各プ
ロセツサは必要な時に記憶機構にアクセスでき、
両プロセツサ間で争奪が発生することはない。２
台のプロセツサは、命令を実行するために同時に
有効に動作する。したがって、同じ時間にほぼ２
倍の命令が実行でき、全体としてシステムの計算
能力はほぼ２倍になる。

この技法は、あらゆる型式のプロセツサに適用
できるわけではないことに注意すべきである。各
プロセツサが互いに同期して動作できるように、
プロセツサの内部動作を外部的に同期させること
が可能でなければならない。とはいえ、この能力
をもつプロセツサに対しても、本技術は、システ
ムの処理能力を増加させる比較的単純で安価な方
法を提供する。

Ｅ実施例第１図には、本発明に従つて構成されたデイジ
タル情報処理システムの基本的特徴が一般的に示
してある。このシステムは、少なくとも２台のデ
イジタル・プロセツサ１０と１１およびランダ
ム・アクセス記憶装置または記憶機構１２を含
む。このシステムは、更に、マルチプレクサ
（MUX）１３で表わされる多重化手段を含む。
この多重化手段は、各プロセツサが記憶機構１２
にアクセスをする際に定期的に順番が回つてくる
時間多重化方式で、記憶機構１２にプロセツサ１
０と１１を接続するためのものである。プロセツ
サ１０と１１は、それぞれプロセツサ母線１４と
１５を介してマルチプレクサ１３に接続される。
マルチプレクサ１３は記憶母線１６を介して記憶
機構１２に接続される。母線１４，１５および１
６はそれぞれ多心母線であり、複数のアドレス線
とデータ線をもち、母線の両端に接続されている
機構間で複数ビツト・アドレス信号と複数ビツ
ト・データ信号を並列に転送する。

デイジタル・プロセツサ１０と１１の内部動作
は、外部ソースによつて同期させることができ
る。このシステムは、デイジタル・プロセツサ１
０と１１の内部動作どうしを同期させるとともに
それらの内部動作とマルチプレクサ１３の動作を
同期させる手段を含んでいる。具体的に言うと、
この同期手段は、デイジタル・プロセツサ１０と
１１にタイミング・パルスを供給してそれらの内
部動作を制御し、マルチプレクサ１３にタイミン
グ・パルスを供給してその多重化動作を制御す
る、タイミング・パルス生成器１７を含んでい
る。

マルチプレクサ１３は、プロセツサ１０と１１
のそれぞれを定期的に交互に記憶機構１２に接続
する。具体的に言うと、マルチプレクサ１３は、
第１の期間に母線１４の各導線を母線１６の対応
する各導線に接続する。その後、次の期間にマル
チプレクサ１３は、母線１５の各導線を記憶母線
１６の対応する各導線に接続する。この母線１４
と１５の間の切り替えは、何度も続けて繰り返さ
れ、２本のプロセツサ母線１４と１５を交互に記
憶母線１６に接続する。

プロセツサ１０と１１はそれぞれ、タイミン
グ・パルス生成器１７などの外部ソースによつて
制御される内部動作のタイミングをもつことがで
きる。具体的に言うと、タイミング・パルス生成
器１７は、導線１８を介してプロセツサ１０に第
１の一連のタイミング・パルスを、また導線１９
を介してプロセツサ１１に第２の一連のタイミン
グ・パルスを供給する。こうしたタイミング・パ
ルスは、プロセツサ１０と１１を互いに180°位相
をずらせて動作させるものである。具体的に言う
と、２台のプロセツサが実際に記憶機構１２にア
クセスする時間ができるだけ異なるように内部タ
イミングが制御される。多少オーバーラツプがあ
つてもよいが、２台のプロセツサの記憶機構アク
セス位相がオーバーラツプしていない期間が十分
になければならない。

タイミング・パルス生成器１７は、第１プロセ
ツサ母線１４と第２プロセツサ母線１５の記憶母
線１６への接続を交互に切り替える一連のタイミ
ング・パルスを、導線２０を介してマルチプレク
サ１３に供給する。導線２０上のこうしたタイミ
ング・パルスは、第１のプロセツサ１０が記憶機
構アクセス位相にある時に第１プロセツサ母線１
４が記憶母線１６に接続され、第２のプロセツサ
１１が記憶機構アクセス位相にある時に第２プロ
セツサ母線１５が記憶母線１６に接続されるよう
に選択される。換言すれば、一度に１つのプロセ
ツサしか記憶機構１２に接続されず、各プロセツ
サのタイミングは記憶機構１２への適切なアクセ
ス動作をもたらすものである。

第２図には、本発明に従つて構成されたデイジ
タル情報処理システムの代表的な実施例の詳細な
構成図が示してある。第２図のシステムは、第１
のデイジタル・プロセツサCPU１と第２のデイ
ジタル・プロセツサCPU２を含む。第２図の記
憶機構は、２つの独立したランダム・アクセス記
憶機構、すなわち、プロセツサ動作命令を記憶す
る命令記憶機構２１とデータおよびその他の必要
な情報を記憶するデータ記憶機構２２から構成す
る。図を見ればわかるように、その２つの記憶機
構に独自の多重化機構が設けられている。

第２図のシステムは、さらに、プロセツサの内
部動作と記憶機構多重化動作を制御し同期させる
タイミング・パルスを供給するタイミング・パル
ス生成器２３をもつ。第２図のシステムは、入出
力装置２４ないし２９とで表わされる各種の入出
力機構も備えている。第２図の残りの部分の大半
は、２つの記憶機構２１と２２に対する多重化機
構を表す。

プロセツサCPU１とCPU２はそれぞれ、連続
時間信号を抽出することによつて得られるデイジ
タル信号の列を処理するのに普通使用される型式
のいわゆるデイジタル信号プロセツサである。こ
れらのプロセツサCPU１とCPU２は同じ内部構
成をもち、それぞれパイプライン式プロセツサで
あることが好ましい。第３図は、CPU１とCPU
２のおのおのに使用できる代表的なパイプライン
型プロセツサの内部詳細構成を示す。

第３図のパイプライン型プロセツサは、複数ビ
ツト・レジスタ３３と３４によつてカスケード式
に接続された命令取出し機構３０、命令復号機構
３１および実行機構３２を含む。命令取出し機構
３０は、アドレス母線３６に接続されているアド
レス母線ポート３５とデータ母線３８に接続され
ているデータ母線ポート３７を有する。同様に、
実行機構３２は、アドレス母線４０に接続されて
いるアドレス母線ポート３９とデータ母線４２に
接続されているデータ母線ポート４１をもつ。制
御装置４３は、クロツク１およびクロツク２と称
される外部タイミング信号によつて駆動され、機
構３０ないし３２へその内部動作を制御するため
に供給されるタイミング信号を生成する。タイミ
ング・パルスは、これらの機構間でデータを転送
するためにレジスタ３３と３４にも送られる。制
御装置４３への保留入力は、機構３０ないし３２
のデータ処理活動を一時的に延期するために使用
される。高レベル信号がこの保留端子に印加され
ると、第３図のプロセツサは待機状態に入り、そ
のアドレス母線ポートおよびデータ母線ポート
は、非信号高インピーダンス状態になる。

命令取出し機構３０は、連続して、または一度
に１つずつ記憶機構からプロセツサ動作命令を取
り出す働きをする。したがつて、命令取出し機構
３０は、各命令が取り出された後に次に取り出さ
れる命令を指示するように増分されるアドレス・
カウンタを含む。この命令アドレス・カウンタの
アドレスは、定期的にアドレス母線３６に置か
れ、外部記憶機構に送られる。こうして、こうし
た外部記憶機構から、データ母線３８を介して命
令取出し機構３０へ転送される所望の次の動作命
令がアクセスされる。命令取出し動作が終わる
と、この次の命令が、命令復号機構３１によつて
使用されるためにレジスタ３３に入れられる。

命令復号機構３１は、レジスタ３３内にある命
令を復号し、実行機構３２が必要とする適切な情
報と制御信号を作成する。命令復号機構３１は、
必要なオペランド・アドレスの計算も行ない、実
行機構３２が利用できる計算されたアドレスを作
成する。現在の命令の復号動作が終わると、その
結果生成された制御信号と計算されたアドレス
が、実行機構３２で使用されるためにレジスタ３
４に転送される。

実行機構３２は、その時レジスタ３４内にある
制御情報を生成した命令を実行する働きをする。
こうした動作が記憶機構へのデータの書込みに関
係する場合、オペランド・アドレスがアドレス母
線４０に置かれ、記憶すべきデータがデータ母線
４２に置かれ、書込み制御線４４が活動化する。
一方、動作がデータの読取りに関係する場合、オ
ペランド・アドレスがアドレス母線４０に置か
れ、読取り制御線４５が活動化する。ついで、実
行機構３２が、記憶機構からアクセスされてデー
タ母線４２に出たデータを取り込む。プロセツサ
動作命令の中には、記憶機構との間でのデータ転
送の必要がないものもある。たとえば、算術
ADD命令は、以前の命令の実行中に先に取り出
された２つのオペランドの加算を行なわせる。な
お実行機構３２は、演算論理機構およびデータと
アドレスを記憶する各種のレジスタを備えてい
る。

どの時点でも、実行機構３２は命令Ｎを実行
し、命令復号機構３１は命令Ｎ＋１を復号し、命
令取出し機構３０は命令Ｎ＋２を取り出し中であ
ることに注意すること。これが、「パイプライン
方式」という言葉のいわれである。異なる３つの
命令が、パイプライン方式で、どの時点でも同時
に実行中である。命令の実行に係わる様々なタス
クの実行がオーバーラツプしているためで、命令
実行速度が上がる。

本実施例では、第２図のデイジタル信号プロセ
ツサCPU１とCPU２が、それぞれ第３図に示す
内部構成をもつているものと仮定する。

第２図に戻つて、次にプロセツサCPU１と
CPU２を命令記憶機構２１に接続する第１の多
重化機構のことを考えてみる。これは、各プロセ
ツサが命令記憶機構２１にアクセスする際に定期
的に順番が回つてくる時間多重化方式で行なわれ
る。命令記憶機構２１は、命令取出し装置によつ
て２つのプロセツサCPU１とCPU２に取り込ま
れたプロセツサ動作命令を含んでいる。

CPU１の命令取出しアドレス母線ポートは、
母線４６を介して多段マルチプレクサ４７の第１
の入力端に接続されている。CPU２の命令取出
しアドレス母線ポートは、母線４８を介してマル
チプレクサ４７の第２の入力端に接続されてい
る。マルチプレクサ４７は、CPU母線４６と４
８を一度に１つずつ交互に、命令記憶機構２１の
アドレス入力端に接続された記憶機構アドレス母
線４９に接続する。

当該のタイミングが第４図に示してある。波形
Ａ，Ｂ，ＣおよびＤは、タイミング・パルス生成
器２３によつて生成されるタイミング・パルスを
表す。タイミング・パルスＢおよびＤは、CPU
１のCK１およびCK２クロツク・パルス入力端に
供給される。CPU２では、順序が逆になり、タ
イミング・パルスＤがCK１入力端に、またタイ
ミング・パルスＢがCK２入力端に供給される。
この反転のおかげで、CPU１とCPU２は互いに
180°位相がずれた状態で動作する。

第４図の波形ＥとＦはそれぞれ、有効なアドレ
スがCPU１母線４６とCPU２母線４８上に現れ
るときを示す。マルチプレクサ４７の切替え動作
は、ＣとＤのタイミング・パルスの時間に関する
組合せによつて駆動される。この組合せはOR回
路５０から得られる。Ｃ＋Ｄが高レベルのとき
は、CPU１母線４６が記憶機構アドレス母線４
９に接続される。逆に、Ｃ＋Ｄが低レベルのとき
は、CPU２母線４８が記憶機構アドレス母線４
９に接続される。記憶機構アドレス母線４９上で
その結果起こる動作は、第４図の波形Ｇによつて
表される。波形Ｇを見ればわかるように、CPU
１とCPU２のアドレスが、交互に命令記憶機構
２１のアドレス入力端に印加される。

そこに供給されるCPU１とCPU２のアドレス
を受けて、命令記憶機構２１は、そのアドレスさ
れた位置から対応するデータ（命令）を読み出
す。命令記憶機構２１の出力は、第４図の波形Ｈ
によつて表される。有効データ期間は記号が入つ
ている矩形部分によつて表される。この出力は、
母線５１を介して多段ラツチ機構５２と５３の入
力端に供給される。ラツチ機構５２と５３はそれ
ぞれタイミング・パルスＤとＢによつて制御され
る。これらのラツチ機構の出力はそれぞれ第４図
の波形ＩとＪによつて表される。

ラツチ機構５２と５３は、ここでは、いわゆる
透過極性保持型ラツチ段から構成されているもの
と仮定する。すなわち、タイミング・パルスがラ
ツチ制御端子に現れると、そのラツチがその入力
端から出力端へデータをパスし始める。次いで、
タイミング・パルスが終了すると、そのラツチ
が、タイミング・パルスの終了の瞬間にラツチ・
アツプして、その入力端にあるデータを保持す
る。タイミング・パルスＤによつて制御されるラ
ツチ５２の場合、この動作は波形によつて示さ
れる。タイミング・パルスＤの初期の段階では、
ラツチ５２の出力端に現れているデータは変化中
であり、そのため、有効とはみなされない。有効
期間は、波形Ｉの記号が入つている矩形部分によ
つて表される。同様なことがもう一方のラツチ機
構５３にもあてはまり、ラツチ機構５３の結果は
波形Ｊによつて示されている。

ラツチ機構５２の出力端に現れたデータ（命
令）は、データ母線５４を介してCPU１の命令
取出し機構のデータ母線ポートに送られる。ラツ
チ機構５３の出力端に現れたデータ（命令）は、
データ母線５５を介してCPU２の命令取出し機
構のデータ母線ポートに送られる。このようにし
て、CPU１とCPU２はそれぞれ自分の動作命令
を受け取る。波形ＩとＪを見ればわかるように、
ラツチ機構５２と５３は、これらの命令を取り出
したアドレスの発生後の充分な期間の間、その２
つのCPUが利用できるようにする。

次に、プロセツサCPU１とCPU２をデータ記
憶機構２２に接続する第２の多重化機構について
考察する。これは、各プロセツサがデータ記憶機
構２２にアクセスする際に定期的に順番が回つて
くる時間多重化方式で行なわれる。データ記憶機
構２２は、処理中のデータの現行部分および、当
該の場合、そのデータに対して生成された中間結
果と最終結果を含んでいる。データ記憶機構２２
は、１つ以上のルツクアツプ・テーブル、各種の
パラメータ値およびデータの処理に役立つそれら
と類似のものも含むことができる。

CPU１の実行機構アドレス母線ポートは、ア
ドレス母線５６を介して多段マルチプレクサ５７
の第１の入力端に接続されている。CPU２の実
行機構アドレス母線ポートは、第２のアドレス母
線５８を介してマルチプレクサ５７の第２の入力
端に接続されている。マルチプレクサ５７は、
CPUアドレス母線５６と５８を一度に１つずつ
交互に、データ記憶機構２２のアドレス入力端に
接続された記憶機構アドレス母線５９に接続す
る。

当該のタイミングが第４図に示してあるが、本
実施例では、先に命令記憶機構２１について示し
たものと同じである。換言すれば、波形Ｅ，Ｆお
よびＧはデータ記憶機構２２にも当てはまり、こ
のデータ記憶機構２２のアドレス多重化動作を表
す。具体的には、波形ＥとＦはそれぞれ、有効な
アドレスがCPU１アドレス母線５６とCPU２ア
ドレス母線５８に現れるときを示す。マルチプレ
クサ５７の切替え動作は、ＣとＤのタイミング・
パルスの時間に関する組合せによつて駆動され
る。この組合せはOR回路５０から得られる。Ｃ
＋Ｄが高レベルのときには、CPU１アドレス母
線５６が記憶機構アドレス母線５９に接続され、
逆に、Ｃ＋Ｄが低レベルのときには、CPU２母
線アドレス５８が記憶機構アドレス母線５９に接
続される。記憶機構アドレス母線５９上でその結
果起こる動作は、第４図の波形Ｇによつて表され
る。波形Ｇを見ればわかるように、CPU１と
CPU２のアドレスが、交互にデータ記憶機構２
２のアドレス入力端に印加される。

読取り動作モードおよび書込み動作モードがデ
ータ記憶機構２２に設けてある。読取り動作は先
に説明した動作と同様であり、まずそれについて
考えてみる。具体的には、データは波形Ｈで表さ
れているようにデータ記憶機構２２から読み出さ
れる。データ記憶機構２２は、時間インターリー
ブ方式または時間多重化方式でCPU１とCPU２
のデータを読み出す。有効期間は、記号が入つて
いる矩形部分によつて表される。データ記憶機構
２２からのこの出力データは、記憶データ母線６
０を介して多段ラツチ機構６１と６２の入力端に
供給される。ラツチ機構６１と６２はそれぞれタ
イミング・パルスＤとＢによつて制御される。こ
れらのラツチ機構６１と６２の出力は、それぞれ
第４図の波形ＩとＪで表わされる。ラツチ機構６
１と６２は、ここではどちらもいわゆる透過極性
保持型ラツチであると仮定する。有効データ期間
は、波形ＩとＪの記号が入つている矩形部分によ
つて表される。ラツチ機構６１と６２は、CPU
１とCPU２に向けられたデータ部分を区別する
働きをし、CPU１のデータはラツチ機構６１の
出力端に現れ、CPU２のデータはラツチ機構６
２の出力端に現れる。

CPU１の実行機構が読取り動作を行なつてい
る場合、ラツチ機構６１内のデータは多段バアツ
フア６３を介してCPU１のデータ母線６４に転
送される。このデータ母線６４は、CPU１の実
行機構のデータ母線ポートまで延びそれに接続さ
れている。この実行機構が読取り動作を行なつて
いるとき、読取り制御線６５が活動化して、バツ
フア６３がデータ母線６４にデータを渡す。制御
線６５が活動化していない場合、バツフア６３
は、データ母線６４を、非信号高インピーダンス
状態にする。

同様に、CPU２の読取りラツチ６２は、多段
バツフア６６を介してCPU２データ母線６７に
接続されている。このデータ母線６７は、CPU
２の実行機構のデータ母線ポートまで延びそれに
接続されている。CPU２が読取り動作を行なつ
ている場合、読取り制御線６８が活動化して、バ
ツフア６６がCPU２のデータ母線６７にデータ
を渡す。制御線６８が活動化していない場合、バ
ツフア６６は、CPU２データ母線６７を、非信
号高インピーダンス状態にする。

次にCPU１とCPU２による書込み動作の場合
を考えてみると、データ記憶機構２２の多重化ア
ドレス動作は、前記と同様である。これは、波形
Ｇで表される。しかし、この場合、データの流れ
は反対方向、すなわち、CPUからデータ記憶機
構２２に向う方向である。CPU１からのデータ
は、CPU１データ母線６４を介して多段マルチ
プレクサ７０の第１の入力端に供給される。この
CPU１書込みデータは波形Ｋによつて表される。
有効期間は記号が入つている矩形部分によつて表
される。

CPU２からのデータは、CPU２データ母線６
７を介して多段マルチプレクサ７０の第２の入力
端に供給される。このCPU２書込みデータは波
形Ｌによつて表される。有効期間は記号が入つて
いる矩形部分によつて表される。

マルチプレクサ７０の出力端に接続された多段
バツフア７１は、OR回路７２からの信号によつ
て制御される。このOR回路７２は、対応する
CPUの実行機構が書込み動作を行なつていると
きに活動化する、書込み制御線７３と７４から書
込み信号を受け取る。それらの制御線が活動化す
ると、バツフア７１は、データ記憶機構２２のデ
ータ母線６０にデータを渡す。

マルチプレクサ７０の切替え動作は、ＤとＡの
タイミング・パルスの時間に関する組合せによつ
て駆動される。この組合せはOR回路７５から得
られる。書込みサイクル中にＤ＋Ａが高レベルの
ときは、CPU１データ母線６４がデータ記憶機
構のデータ母線６０に接続され、逆に、Ｄ＋Ａが
低レベルのときは、CPU２データ母線６７が記
憶機構データ母線６０に接続される。両方の
CPUが書込み動作を行なつているとき、記憶機
構データ母線６０上でその結果起こる動作は、第
４図の波形Ｍによつて表される。波形Ｍを見れば
わかるように、CPU１とCPU２のデータが、交
互にデータ記憶機構２２のデータ入力端に印加さ
れる。

データ記憶機構２２は、先に考慮したのと同じ
書込み制御信号によつて書込み動作を行なうよう
に条件づけされている。具体的には、CPU１書
込み制御線７３とCPU２書込み制御線７４が、
OR回路７６の２つの入力端に接続されている。
OR回路７６の出力端は、データ記憶機構２２の
書込み制御端子まで延びる制御線７７に接続され
ている。CPU書込み制御線の一方が活動化する
と、データ記憶機構２２は、その対応する書込み
期間に記憶機構データ母線６０上で書込み動作を
行なうように条件づけされている。

２つのCPUの実行機構は、同時に同じ種類の
動作を行なう必要はない。すなわち、CPU２の
実行機構が書込み動作を行なつている間に、
CPU１の実行機構が読取り動作を行なうことが
できるし、逆もまた同様である。読取り制御線６
５，６８と書込み制御線７３，７４と読み書きバ
ツフア６３，６６は、任意の時点にデータが移動
する方向を決定する。この方向は両方のCPUで
同じである必要はない。

第２図の実施例は、さらに、最初に上位プロセ
ツサ（図示せず）が命令記憶機構２１とデータ記
憶機構２２の両方をロードできるようにする、初
期プログラム・ロード（PL）機構を含んでい
る。命令記憶機構２１の場合、この機構は、記憶
機構アドレス母線４９にアドレスをパスする多段
バツフア８０と記憶機構データ母線５１にデータ
を転送する多段バツフア８１を含んでいる。バツ
フア８０の入力端がアドレス母線８２に接続さ
れ、アドレス母線８２は上位プロセツサのアドレ
ス母線に接続されている。第２のバツフア８１
は、データ母線８３を介して上位プロセツサのデ
ータ母線に接続されている。

データ記憶機構２２の初期プログラム・ロード
は、データ記憶機構２２に上位アドレスをパスす
る多段バツフア８４およびデータ記憶機構２２に
上位プロセツサからのデータを転送する多段バツ
フア８５によつて行なわれる。データ記憶機構２
２で初期プログラム・ロードを行なう１つの理由
は、こうした記憶機構２２に所望のルツクアツ
プ・テーブルをロードすることである。

命令記憶機構２１が初期プログラム・ロードさ
れる場合、上位プロセツサはIPL−１制御線８６
を活動化させる。このため、その２つの命令記憶
バツフア８０と８１が使用可能になり、アドレ
ス・マルチプレクサ４７の出力が使用できなくな
り、さらに、命令記憶機構２１が書込み動作を行
なうように条件づけされる。データ記憶機構２２
を初期プログラム・ロードすることが望ましい場
合、IPL−２制御線８７が活動化される。このた
め、データ記憶機構２２のバツフア８４と８５が
使用可能になり、アドレス・マルチプレクサ５７
の出力が使用できなくなる。さらに、OR回路７
６を介して、データ記憶機構２２が書込み動作を
行なうように条件づけされる。

本実施例では、命令記憶機構２１とデータ記憶
機構２２の初期ロードは、異なる期間に個別に行
なわれる。この初期ロード手順は、この実施例で
はバイトまたはワード・レベルで多重化されては
いない。

命令記憶機構２１とデータ記憶機構２２のどち
らか一方で初期プログラム・ロードが実行されて
いる場合、２つのプロセツサCPU１とCPU２は、
初期プログラム・ロード中一時的に使用できなく
なる。これは、CPU１とCPU２の両方の保留制
御端子に一方のIPL制御信号を渡すOR回路８８
によつて行なわれる。このため、初期プログラ
ム・ロード中、CPU１とCPU２の両方でデータ
処理動作が一時延期される。

おそらく、大半の適用例で望ましいはずである
が、この初期プログラム・ロード機能の使用は随
意である。それを省略できる適用例もあるが、そ
の場合には、命令記憶機構２１は、プロセツサ動
作命令を恒常的に埋め込んだ読取り専用記憶機構
の形態をとる。

次に第２図の入出力装置２４ないし２９につい
て検討すると、こうした入出力装置のあるものは
一方のデイジタル信号プロセツサによつて直接ア
クセスされ、あるものはもう一方のデイジタル信
号プロセツサによつて、またあるものは両方のデ
イジタル信号プロセツサによつて直接アクセスさ
れる。入出力装置２４と２５は、CPU１のアド
レス母線５６とデータ母線６４に接続され、した
がつてCPU１のみが直接アクセスできる。入出
力装置２６と２７は、CPU２のアドレス母線５
８とデータ母線６７に接続され、したがつて、
CPU２のみが直接アクセスできる。他方、入出
力装置２８と２９は、データ記憶機構２２のアド
レス母線５９とデータ母線６０に接続されてお
り、したがつて、データ記憶機構２２用のものと
同じ多重化機構を介してCPU１とCPU２のどち
らも直接アクセスできる。換言すると、入出力装
置２８と２９を、プロセツサCPU１とCPU２の
両方が共用している。

デイジタル信号プロセツサが２台あるので、各プ
ロセツサは作業の手近な部分を行なえる。たとえ
ば、複数チヤネル通信への適用例の場合、プロセ
ツサの一方がチヤネルの半分の信号処理機能を実
行し、もう一方が他の半分の信号処理機能を実行
する。作業負荷を分割するもう一つの方法は、一
方のプロセツサにすべてのチヤネルの送信機能を
取り扱わせ、もう一方のプロセツサにすべてのチ
ヤネルの受信機能を取り扱わせることである。作
業負荷を分割するさらに別の方法は、一方のプロ
セツサにすべてのチヤネルの前置変復調機能を取
り扱わせ、他方のプロセツサに、スクランブル
化／スクランブル解除／、直列化／直列化解除な
ど残りの機能を取り扱わせることである。

特定の適用例の実例として、入出力装置２４と
２５を電話線に接続されたモデム・アナログ・デ
イジタル変換器とし、入出力装置２６と２７を同
じ電話線に接続されたモデム・デイジタル・アナ
ログ変換器とすることができる。入出力装置２８
と２９を、上位プロセツサや他のデータベース型
装置とインターフエースをとるインターフエース
装置とすることもできる。

この例では、デイジタル信号プロセツサCPU
２が、デイジタル・アナログ変換器２６と２７の
一方または両方にモデム送信信号のデイジタル化
されたサンプルを供給する。他方、デイジタル信
号プロセツサCPU１は、アナログ・デイジタル
変換器２４と２５から受信したモデム信号のデイ
ジタル化されたサンプルを得ることになる。たと
えば、上位コンピユータがモデムを介して遠隔位
置と通信を望んでいると仮定する。CPU２は、
モデム送信アルゴリズム機能を実行し、デイジタ
ル・アナログ変換器２６と２７のうちどちらか適
切な方に出力サンプルを入れる。CPU１は、適
切なデイジタル・アナログ変換器２４または２５
からのデイジタル化された入りデータを抜き出
し、それをアナログ波形サンプルから実際の送信
データに変換して、上位コンピユータに送ること
になる。必要な場合、上位システムから入出力装
置２８と２９のどちらか一方を介してデータベー
ス情報を得ることができ、適切な処理の後、それ
を遠隔位置に送信するためモデム装置の１つに供
給できる。

Ｆ発明の効果以上の説明から理解できるように、本明細書に
記載された技法を使うと、争奪なしに、また調停
機構の必要もなしに、２台以上のプロセツサが１
つ以上の記憶機構を同期的に共用できる。各プロ
セツサは、リアルタイムで単数または複数の記憶
機構に制限を受けずに有効にアクセスできること
を常に保証される。もう一つの利点は、異なるプ
ロセツサが、きわめて効率よく効果的に同じプロ
グラム・サブルーチン、ルツクアツプ・テーブル
などを共用できることである。この場合、各項目
のコピーが一部だけ記憶装置内に用意される。ま
た、パイプライン式プロセツサと、別々の命令記
憶機構およびデータ記憶機構を使用することで、
速度と効率がさらに増大し、したがつて、システ
ムのデータ処理能力が全体として増大する。

【図面の簡単な説明】

第１図は、本発明の基本概念の一般的構成図で
ある。第２図は、本発明に従つて構成されたデイ
ジタル情報処理システムの特定の実施例のより詳
細な構成図である。第３図は、第２図の各デイジ
タル信号プロセツサの内部構成の好ましい形態図
である。第４図は、第２図の実施例の動作を説明
するのに使用されるタイミング図である。１０，１１……プロセツサ、１２……記憶機
構、１３……マルチプレクサ、１４，１５……プ
ロセツサ母線、１６……記憶母線、１７……タイ
ミング・パルス生成器、２１……命令記憶機構、
２２……データ記憶機構、２３……タイミング・
パルス生成器、３０……命令取出し機構、３１…
…命令復号機構、３２……命令取出し機構、３
３，３４……レジスタ、３６，４０……アドレス
母線、３８，４２……データ母線、４３……制御
装置、４７，５７，７０……多段マルチプレク
サ、４６，４８……CPU母線、４９，５９……
記憶機構アドレス母線、５２，５３，６１，６２
……多段ラツチ機構、５４，５５……データ母
線、５６，５８……CPUアドレス母線、６３，
７１，８０，８１，８４，８５……多段バツフ
ア、６４，６７……CPUデータ母線、５１，６
０……記憶機構データ母線。

Claims

【特許請求の範囲】１順次接続された命令取出し機構、命令復号機
構及び実行機構をそれぞれ有する複数ののパイプ
ライン式プロセツサであつて、各命令取出し機構
がアドレス母線ポート及びデータ母線ポートを有
し、且つ各実行機構が別のアドレス母線ポート及
びデータ母線ポートを有するものと、上記複数のプロセツサを働かせるための命令を
記憶する命令記憶機構と、上記命令記憶機構とは別に設けられていて、デ
ータを記憶するデータ記憶機構と、上記複数のプロセツサにおける複数の命令取出
し機構が周期的な順番で上記命令記憶機構にアク
セスすることを可能ならしめるように時分割多重
化方式で該複数の命令取出し機構のアドレス母線
及びデータ母線を上記命令記憶機構に接続する第
１の多重化手段と、上記複数のプロセツサにおける複数の実行機構
が周期的な順番で上記データ記憶機構にアクセス
することを可能ならしめるように時分割多重化方
式で該複数の実行機構のアドレス母線及びデータ
母線を上記データ記憶機構に接続する第２の多重
化手段と、上記複数のプロセツサの動作と上記第１及び第
２の多重化手段の動作とを同期化するためのタイ
ミング手段とを有するデイジタル情報処理システム。