JPS61114362A - 共有メモリアクセス制御方式 - Google Patents
共有メモリアクセス制御方式Info
- Publication number
- JPS61114362A JPS61114362A JP23501084A JP23501084A JPS61114362A JP S61114362 A JPS61114362 A JP S61114362A JP 23501084 A JP23501084 A JP 23501084A JP 23501084 A JP23501084 A JP 23501084A JP S61114362 A JPS61114362 A JP S61114362A
- Authority
- JP
- Japan
- Prior art keywords
- access
- shared memory
- timing
- share memory
- processors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はマイクロプロセッサを用いたマルチプロセッサ
方式における共有メモリのアクセス制御に関する。
方式における共有メモリのアクセス制御に関する。
（従来の技術）
従来、マイクロプロセッサを用いたマルチプロセッサ方
式において共有するメモリをアクセスする場合に、アド
レスバスおよびデータバスの競合回避は、各マイクロプ
ロセッサが競合制御回路にバスの空状態を問い合せて、
許可を得たものが使用し、他のものはバスが空となるま
で待ち合せることにより行なわれている。
式において共有するメモリをアクセスする場合に、アド
レスバスおよびデータバスの競合回避は、各マイクロプ
ロセッサが競合制御回路にバスの空状態を問い合せて、
許可を得たものが使用し、他のものはバスが空となるま
で待ち合せることにより行なわれている。
特に、マルチプロセッサ方式をとり、高速の伝送速度（
Ｉ Ｍｂｐｓ程度）を必要とする通信システムにおいて
、１バイト（オクテツト）送受信毎に競合制御回路に問
い合せ、このときに他方のマイクロプロセッサがバスを
使用中で待ちが生じると、データの受信しそこない（オ
ーバラン）や、送信しそこない（アンダーラン）が発生
してしまうことになる。このような場合には、待つこと
ができないマイクロプロセッサ側のアクセスに対し優先
権を与えていた（例えば、インテル社カタログｉ ＳＢ
Ｃ５５０、第３章ｒＦｕｎｃｔｉｏｎａｌ Ｏｖｅｒｖ
ｉｅｗ Ｊ頁３−１〜３−１０）。
Ｉ Ｍｂｐｓ程度）を必要とする通信システムにおいて
、１バイト（オクテツト）送受信毎に競合制御回路に問
い合せ、このときに他方のマイクロプロセッサがバスを
使用中で待ちが生じると、データの受信しそこない（オ
ーバラン）や、送信しそこない（アンダーラン）が発生
してしまうことになる。このような場合には、待つこと
ができないマイクロプロセッサ側のアクセスに対し優先
権を与えていた（例えば、インテル社カタログｉ ＳＢ
Ｃ５５０、第３章ｒＦｕｎｃｔｉｏｎａｌ Ｏｖｅｒｖ
ｉｅｗ Ｊ頁３−１〜３−１０）。
（発明が解決しようとする問題点）
しかしながら、どちらのマイクロプロセッサも待つこと
が出来ない場合には、このような方式では対処すること
ができなかった。
が出来ない場合には、このような方式では対処すること
ができなかった。
この発明は、上記欠点を解決するために、２つのマイク
ロプロセッサから同時に共有メモリをアクセス（読み／
書き）した時に、どちらのマイクロプロセッサにも待ち
を生じさせずにアクセスを可能とする共有メモリ制御方
式を提供することを目的とする。
ロプロセッサから同時に共有メモリをアクセス（読み／
書き）した時に、どちらのマイクロプロセッサにも待ち
を生じさせずにアクセスを可能とする共有メモリ制御方
式を提供することを目的とする。
（問題点を解決するための手段）
この発明の要点は、２つのプロセッサの共有メモリへの
アクセスするタイミングを、プロセッサの共有メモリア
クセス時間に比べ十分速く位相分けすることにより見か
け土間時アクセスを可能としたことにある。さらに、２
つのプロセッサのシスムクロツタと、アクセスタイミン
グの位相分けを同期させることにより、ハードウェアの
削減を図ることができる。
アクセスするタイミングを、プロセッサの共有メモリア
クセス時間に比べ十分速く位相分けすることにより見か
け土間時アクセスを可能としたことにある。さらに、２
つのプロセッサのシスムクロツタと、アクセスタイミン
グの位相分けを同期させることにより、ハードウェアの
削減を図ることができる。
（作用）
以上のごとき構成において、各プロセッサからの共有メ
モリへのアクセスタイミングが位相分けされているので
、各プロセッサの共有メモリへのアクセスが競合するこ
とはなく、各プロセッサは他のプロセッサの動作と無関
係に自由に共有メモリをアクセスすることができる。
モリへのアクセスタイミングが位相分けされているので
、各プロセッサの共有メモリへのアクセスが競合するこ
とはなく、各プロセッサは他のプロセッサの動作と無関
係に自由に共有メモリをアクセスすることができる。
（実施例）
図１〜図３に本発明の一実施例を示す０図１は共有メモ
リと、２つのマイクロプロセッサ（図示せず）からのア
ドレスバスとデータバスと、それらのセレクタと、アク
セスタイミング制御回路のブロック図を示す、マイクロ
プロセッサＡ（ルＰＲＡ）の信号として、ＤＢＡはデー
タバスＡ、ＡＤＢＡはアドレスバスＡ、ＭＲＥＱＡはメ
モリリクエスト信号Ａ、ＲＤＡは読み取り信号Ａおよび
ＷＲＡはマイクロプロセッサ書込み信号Ａを表わす、マ
イクロプロセッサＢ （ＪＬＰＲＢ ）の信号は、マイ
クロプロセッサＡの各信号のサフィックスＡの代りにＢ
を付したものである。
リと、２つのマイクロプロセッサ（図示せず）からのア
ドレスバスとデータバスと、それらのセレクタと、アク
セスタイミング制御回路のブロック図を示す、マイクロ
プロセッサＡ（ルＰＲＡ）の信号として、ＤＢＡはデー
タバスＡ、ＡＤＢＡはアドレスバスＡ、ＭＲＥＱＡはメ
モリリクエスト信号Ａ、ＲＤＡは読み取り信号Ａおよび
ＷＲＡはマイクロプロセッサ書込み信号Ａを表わす、マ
イクロプロセッサＢ （ＪＬＰＲＢ ）の信号は、マイ
クロプロセッサＡの各信号のサフィックスＡの代りにＢ
を付したものである。
Ａｓは、セレクタを表わし、マイクロプロセッサＡ、Ｂ
のアドレスバスを選択クロック（ＳＣＬＫ）により選択
する。ＤＳはセレクタを表わし、マイクロプロセッサＡ
、Ｂのデータバスを選択クロック（ＳＣＬＫ）により選
択する。
のアドレスバスを選択クロック（ＳＣＬＫ）により選択
する。ＤＳはセレクタを表わし、マイクロプロセッサＡ
、Ｂのデータバスを選択クロック（ＳＣＬＫ）により選
択する。
ＲＬＡおよびＲＬＢは、マイクロプロセッサＡおよびＢ
の読取りデータを一時的に保持する。
の読取りデータを一時的に保持する。
ＧＡおよびＧＢはゲートを表わし、読取リラッチデータ
ＡおよびＢを、データバスＡおよびＢへ送出する。ＡＴ
Ｃは共有メモリのアクセスタイミング制御回路で、選択
クロック（ＳＣＬＫ）と、マイクロプロセッサＡ、Ｂの
各信号により、書込み信号（ＷＥ）、ゲートＡ（ＧＡ）
のイネーブル信号Ａ （ＲＧＥＡ）およびゲートＢ （
ＧＢ）のイネーブル信号Ｂ （ＲＧＥＢ）を作成する。
ＡおよびＢを、データバスＡおよびＢへ送出する。ＡＴ
Ｃは共有メモリのアクセスタイミング制御回路で、選択
クロック（ＳＣＬＫ）と、マイクロプロセッサＡ、Ｂの
各信号により、書込み信号（ＷＥ）、ゲートＡ（ＧＡ）
のイネーブル信号Ａ （ＲＧＥＡ）およびゲートＢ （
ＧＢ）のイネーブル信号Ｂ （ＲＧＥＢ）を作成する。
同一位相のシステムクロックによって動作する２つのマ
イクロプロセッサＡ、Ｂが同時に共有メモリを読取った
時のタイミングチャートを図２に、同時に書込んだ時の
タイミングチャートを図３に示す０通常動作において２
つのマイクロプロセッサのアクセスタイミング位相が完
全に同期することはまれであるが、ここでは最悪の場合
を示す。
イクロプロセッサＡ、Ｂが同時に共有メモリを読取った
時のタイミングチャートを図２に、同時に書込んだ時の
タイミングチャートを図３に示す０通常動作において２
つのマイクロプロセッサのアクセスタイミング位相が完
全に同期することはまれであるが、ここでは最悪の場合
を示す。
以下図２に示す同時位相の読取り動作について説明する
。まず、マイクロプロセッサＡ（ＪＬＰＲＡ）のタイミ
ングについて着目すると、マシンサイクルＴ１において
、アドレスバスＡ （ＡＤＢＡ）上に読取ろうとする共
有メモリアドレスを送出する。さらに、メモリへのアク
セスを示すメモリリクエスト信号Ａ （ＭＲＥＱＡ）を
送出し、同時に読取りを示す読取り信号Ａ （ＲＤＡ）
を送出する。ここまでの動作タイミングは、マイクロプ
ロセッサＢ （、ＦＲＢ）についても同位相である０次
に、マイクロプロセッサＡ （ｇＰＲＡ）の共有メモリ
アドレスは、アドレスセレクタ（ＡＳ）により選択され
選択アドレス（ＳＬＡＤ）として共有メモリに入る。こ
の選択タイミングは、選択クロック（ＳＣＬＫ）により
行なわれる。この選択クロック（ＳＣＬＫ）は、２つの
マイクロプロセッサＡ 、 Ｂ （Ｊ、ＬＰＲＡ 、
Ｂ）のシステムクロックと同期している。さらに本実施
例においては、同一周波数である。共有メモリのアクセ
ス時間は、マイクロプロセッサのシステムクロック周期
（２５０！Ｉｓ ）の１／２ （１２５ｎＳ）より十分
速いものである。マシンサイクルＴ２内の前半に読取り
データ（ＲＤＤ）が共有メモリから読出され、選択クロ
ック（ＳＣＬＫ）の立下がりで、読取りデータラッチＡ
（ＲＬＡ）にセットされる。さらにマシンサイクルＴ
３内の前半にもう一度、同一の読取りデータ（ＲＤＤ）
が共有メモリから読出され読取りデータラッチＡ（ＲＬ
Ａ）にセットされる。そしてアクセスタイミング制御回
路（Ａ Ｔ Ｃ）において、読取り信号Ａ （ＲＤＡ）
とメモリリクエスト信号Ａ （ＭＲＥＱＡ）より読取り
ゲートイネーブル信号Ａ （ＲＧＥＡ）を作成する。こ
の読取りゲートイネーブル信号Ａ （ＲＧＥＡ）により
、読取リラッチデータＡ （ＲＬＤＡ）がデータバスＡ
（ＤＢＡ）上に送出される。このデータバス上の読取
リラッチデータＡ （ＲＬＤＡ）は読取り信号Ａ （Ｒ
ＤＡ）の立上りエツジによりマイクロプロセッサＡ（ｐ
ＰＲＡ）に読込まれ、一連の読取り動作を終了する。
。まず、マイクロプロセッサＡ（ＪＬＰＲＡ）のタイミ
ングについて着目すると、マシンサイクルＴ１において
、アドレスバスＡ （ＡＤＢＡ）上に読取ろうとする共
有メモリアドレスを送出する。さらに、メモリへのアク
セスを示すメモリリクエスト信号Ａ （ＭＲＥＱＡ）を
送出し、同時に読取りを示す読取り信号Ａ （ＲＤＡ）
を送出する。ここまでの動作タイミングは、マイクロプ
ロセッサＢ （、ＦＲＢ）についても同位相である０次
に、マイクロプロセッサＡ （ｇＰＲＡ）の共有メモリ
アドレスは、アドレスセレクタ（ＡＳ）により選択され
選択アドレス（ＳＬＡＤ）として共有メモリに入る。こ
の選択タイミングは、選択クロック（ＳＣＬＫ）により
行なわれる。この選択クロック（ＳＣＬＫ）は、２つの
マイクロプロセッサＡ 、 Ｂ （Ｊ、ＬＰＲＡ 、
Ｂ）のシステムクロックと同期している。さらに本実施
例においては、同一周波数である。共有メモリのアクセ
ス時間は、マイクロプロセッサのシステムクロック周期
（２５０！Ｉｓ ）の１／２ （１２５ｎＳ）より十分
速いものである。マシンサイクルＴ２内の前半に読取り
データ（ＲＤＤ）が共有メモリから読出され、選択クロ
ック（ＳＣＬＫ）の立下がりで、読取りデータラッチＡ
（ＲＬＡ）にセットされる。さらにマシンサイクルＴ
３内の前半にもう一度、同一の読取りデータ（ＲＤＤ）
が共有メモリから読出され読取りデータラッチＡ（ＲＬ
Ａ）にセットされる。そしてアクセスタイミング制御回
路（Ａ Ｔ Ｃ）において、読取り信号Ａ （ＲＤＡ）
とメモリリクエスト信号Ａ （ＭＲＥＱＡ）より読取り
ゲートイネーブル信号Ａ （ＲＧＥＡ）を作成する。こ
の読取りゲートイネーブル信号Ａ （ＲＧＥＡ）により
、読取リラッチデータＡ （ＲＬＤＡ）がデータバスＡ
（ＤＢＡ）上に送出される。このデータバス上の読取
リラッチデータＡ （ＲＬＤＡ）は読取り信号Ａ （Ｒ
ＤＡ）の立上りエツジによりマイクロプロセッサＡ（ｐ
ＰＲＡ）に読込まれ、一連の読取り動作を終了する。
次に、同時に進行するマイクロプロセッサＢ （ｇＰＲ
Ｂ）の読取り動作について説明する。
Ｂ）の読取り動作について説明する。
マイクロプロセッサＢ （ＩＬＰＲＢ）の読取り期間（
マシンサイクルＭ１〜Ｍ３まで）に有効な読取り周期は
マシンサイクルＴ２の後半に１回しか存在しない、マシ
ンサイクルＴ２の後半に読出された読取りデータ（ＲＤ
Ｄ）は、マシンサイクルＴ３の選択クロック（ＳＣＬＫ
）の立上りで読取りデータラッチＢ （ＲＬＢ）にセッ
トされる。
マシンサイクルＭ１〜Ｍ３まで）に有効な読取り周期は
マシンサイクルＴ２の後半に１回しか存在しない、マシ
ンサイクルＴ２の後半に読出された読取りデータ（ＲＤ
Ｄ）は、マシンサイクルＴ３の選択クロック（ＳＣＬＫ
）の立上りで読取りデータラッチＢ （ＲＬＢ）にセッ
トされる。
以下、マイクロプロセッサＡ（ルＰＲＡ）の動作と同様
にマイクロプロセッサＢ （ＰＰＲＢ）に読取リラッチ
データＢ （ＲＬＤＢ）は読込まれる。
にマイクロプロセッサＢ （ＰＰＲＢ）に読取リラッチ
データＢ （ＲＬＤＢ）は読込まれる。
以下図３に示す同時位相の書込み動作について説明する
。マイクロプロセッサＡ（ルＰＲＡ）の書込み動作につ
いてみると、マシンサイクルＴ１において、アドレスバ
スＡ （ＡＤＢＡ）上に書込もうとする共有メモリアド
レスを送出し、メモリへのアクセスを示すメモリリクエ
スト信号Ａ（ＭＲＥＱＡ）を送出する。そしてマシンサ
イクルＴ２において、データバスＡ （ＤＢＡ）上に書
込みデータを送出する。さらに、マシンサイクルＴ２に
おいてマイクロプロセッサ書込み信号（ＷＲＡ）を出す
、ここまでのタイミングはマイクロプロセッサＢ （Ｉ
ＬＰＲＢ）についても同位相である０次にアドレスバス
Ａ （ＡＤＢＡ） 上のアドレスはアドレスセレクタ（
Ａ Ｓ）により選択され選択アドレス（ＳＬＡＤ）とし
て共有メモリに入る。データバスＢ （ＤＢＢ）上の書
込みデータは、データセレクタ（ＤＳ）により選択され
共有メモリに入る。アドレスセレクタ（Ａ Ｓ）および
データセレクタ（ＤＳ）の選択タイミングは、選択クロ
ック（ＳＣＬＫ）により行われる。これと並行して、ア
クセスタイミング制御回路（ＡＴＣ）において、書込み
信号Ａ （ＷＲＡ）とメモリリクエスト信号Ａ （ＭＲ
ＥＱＡ）から書込み信号（ＷＥ）が作成される。この書
込み信号（ＷＥ）は書込み期間（マシンサイクルＭ１か
らＭ３まで）に１回しか送出されない、書込み信号（Ｗ
Ｅ）が送出され一連の書込み動作を終了する。
。マイクロプロセッサＡ（ルＰＲＡ）の書込み動作につ
いてみると、マシンサイクルＴ１において、アドレスバ
スＡ （ＡＤＢＡ）上に書込もうとする共有メモリアド
レスを送出し、メモリへのアクセスを示すメモリリクエ
スト信号Ａ（ＭＲＥＱＡ）を送出する。そしてマシンサ
イクルＴ２において、データバスＡ （ＤＢＡ）上に書
込みデータを送出する。さらに、マシンサイクルＴ２に
おいてマイクロプロセッサ書込み信号（ＷＲＡ）を出す
、ここまでのタイミングはマイクロプロセッサＢ （Ｉ
ＬＰＲＢ）についても同位相である０次にアドレスバス
Ａ （ＡＤＢＡ） 上のアドレスはアドレスセレクタ（
Ａ Ｓ）により選択され選択アドレス（ＳＬＡＤ）とし
て共有メモリに入る。データバスＢ （ＤＢＢ）上の書
込みデータは、データセレクタ（ＤＳ）により選択され
共有メモリに入る。アドレスセレクタ（Ａ Ｓ）および
データセレクタ（ＤＳ）の選択タイミングは、選択クロ
ック（ＳＣＬＫ）により行われる。これと並行して、ア
クセスタイミング制御回路（ＡＴＣ）において、書込み
信号Ａ （ＷＲＡ）とメモリリクエスト信号Ａ （ＭＲ
ＥＱＡ）から書込み信号（ＷＥ）が作成される。この書
込み信号（ＷＥ）は書込み期間（マシンサイクルＭ１か
らＭ３まで）に１回しか送出されない、書込み信号（Ｗ
Ｅ）が送出され一連の書込み動作を終了する。
次に同時に進行するマイクロプロセッサＢ（ＩＬＰＲＢ
）の書込み動作について説明する。マイクロプロセッサ
Ｂ （ｐＰＲＢ）の有効な書込み周期は、マシンサイク
ルＴ１の後半で書込み信号（ＷＥ）が送出される。
）の書込み動作について説明する。マイクロプロセッサ
Ｂ （ｐＰＲＢ）の有効な書込み周期は、マシンサイク
ルＴ１の後半で書込み信号（ＷＥ）が送出される。
以上２つのプロセッサの同時位相のアクセスタイミング
について説明したが、一方のプロセッサが単独でアクセ
スする場合もこれと同様で、選択クロックにより周期分
けされた、自分に割り当てられた周期にアクセスするこ
とになる。
について説明したが、一方のプロセッサが単独でアクセ
スする場合もこれと同様で、選択クロックにより周期分
けされた、自分に割り当てられた周期にアクセスするこ
とになる。
（発明の効果）
以上説明したように、２つのマイクロプロセッサが共有
メモリを同時にアクセスした時でも、両方のマイクロプ
ロセッサに待ちが生じることなく、専有メモリをアクセ
スした時と同じ動作および時間でアクセスすることが可
能である。
メモリを同時にアクセスした時でも、両方のマイクロプ
ロセッサに待ちが生じることなく、専有メモリをアクセ
スした時と同じ動作および時間でアクセスすることが可
能である。
さらに２つのマイクロプロセッサのシステムクロックと
、共有メモリアクセスタイミングの位相分けのクロック
を同期させることにより、位相合せのためのハードウェ
アが不要となり、ハードウェアの削減となる。
、共有メモリアクセスタイミングの位相分けのクロック
を同期させることにより、位相合せのためのハードウェ
アが不要となり、ハードウェアの削減となる。
なお、マイクロブセッサと位相分はタイミングが同期し
ていないと、マイクロプロセッサが共有メモリをアクセ
スした時に、どのような位相関係においても、必ず２つ
のマイクロプロセッサがアクセス可能な時間帯を含むよ
うに位相分けしなくてはならないため、本実施例以上の
高速アクセスを必要とするランダムアクセスメモリを共
有メモリに使用しなければならなくなり高価となってし
まうので好ましくない。
ていないと、マイクロプロセッサが共有メモリをアクセ
スした時に、どのような位相関係においても、必ず２つ
のマイクロプロセッサがアクセス可能な時間帯を含むよ
うに位相分けしなくてはならないため、本実施例以上の
高速アクセスを必要とするランダムアクセスメモリを共
有メモリに使用しなければならなくなり高価となってし
まうので好ましくない。
図１は、本発明の一実施例のブロック図を示す０図２は
、図１に示す実施例の読取りタイミングチャートを示す
。図３は、図１に示す一実施例の書込みタイミングチャ
ートを示す。 ＤＳ、データセレクタ、 ＡＳ；アドレスセレクタ、 ＡＴＣ；アクセスタイミング制御回路。
、図１に示す実施例の読取りタイミングチャートを示す
。図３は、図１に示す一実施例の書込みタイミングチャ
ートを示す。 ＤＳ、データセレクタ、 ＡＳ；アドレスセレクタ、 ＡＴＣ；アクセスタイミング制御回路。
Claims (1)
- 複数のプロセッサにより共有されるメモリのアクセス制
御方式において、各プロセッサからのアドレスバスを選
択して共有メモリのアドレスとするアドレスセレクタ（
ＡＳ）と、各プロセッサのデータバスを選択して共有メ
モリのデータとするデータセレクタ（ＤＳ）と、各プロ
セッサからのアクセス制御信号に従って共有メモリにア
クセスするタイミングを作成するアクセスタイミング制
御回路（ＡＴＣ）とを具備し、各プロセッサの共有メモ
リへのアクセスタイミングを、各プロセッサの共有メモ
リアクセス時間に比べ十分に速く位相分けし、前記アド
レスセレクタ（ＡＳ）とデータセレクタ（ＤＳ）の選択
周期と各プロセッサのシステムクロックが同期している
ことを特徴とする共有メモリアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23501084A JPS61114362A (ja) | 1984-11-09 | 1984-11-09 | 共有メモリアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23501084A JPS61114362A (ja) | 1984-11-09 | 1984-11-09 | 共有メモリアクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61114362A true JPS61114362A (ja) | 1986-06-02 |
Family
ID=16979727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23501084A Pending JPS61114362A (ja) | 1984-11-09 | 1984-11-09 | 共有メモリアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61114362A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS633359A (ja) * | 1986-06-20 | 1988-01-08 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | デイジタル情報処理システム |
| JPS63132369A (ja) * | 1986-11-21 | 1988-06-04 | Oki Electric Ind Co Ltd | メモリ情報転送方式 |
| JPS63298555A (ja) * | 1987-05-29 | 1988-12-06 | Yaskawa Electric Mfg Co Ltd | 共有メモリ制御方式 |
| JPS6473451A (en) * | 1987-09-16 | 1989-03-17 | Toshiba Corp | Data processor |
| JPH0333966A (ja) * | 1989-06-29 | 1991-02-14 | Nec Corp | メモリ制御回路 |
-
1984
- 1984-11-09 JP JP23501084A patent/JPS61114362A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS633359A (ja) * | 1986-06-20 | 1988-01-08 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | デイジタル情報処理システム |
| JPS63132369A (ja) * | 1986-11-21 | 1988-06-04 | Oki Electric Ind Co Ltd | メモリ情報転送方式 |
| JPS63298555A (ja) * | 1987-05-29 | 1988-12-06 | Yaskawa Electric Mfg Co Ltd | 共有メモリ制御方式 |
| JPS6473451A (en) * | 1987-09-16 | 1989-03-17 | Toshiba Corp | Data processor |
| JPH0333966A (ja) * | 1989-06-29 | 1991-02-14 | Nec Corp | メモリ制御回路 |
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