JPS633464A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPS633464A JPS633464A JP61146180A JP14618086A JPS633464A JP S633464 A JPS633464 A JP S633464A JP 61146180 A JP61146180 A JP 61146180A JP 14618086 A JP14618086 A JP 14618086A JP S633464 A JPS633464 A JP S633464A
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- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- gate electrode
- film
- double
- type amorphous
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
- H10D30/6733—Multi-gate TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
Landscapes
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、大面積の基板上に多数配設することのできる
薄膜トランジスタに関するものである。
薄膜トランジスタに関するものである。
（従来技術）
従来、ゲート電極膜、ゲート絶縁膜、活性層を構成する
多結晶シリコン膜を順次積層し、活性層の両端にソース
、ドレイン電極を設けてなる薄膜トランジスタが知られ
ている。
多結晶シリコン膜を順次積層し、活性層の両端にソース
、ドレイン電極を設けてなる薄膜トランジスタが知られ
ている。
第４図（ａ）は、従来例の構成を示したもので、１は絶
縁基板、２は金属からなるゲート電極膜、３は５ｉ０２
等からなるゲート絶縁膜、４は多結晶シリコン膜である
。このように構成された従来例は、多結晶シリコン膜４
が活性層となるが、多結晶シリコンそのままでは、キャ
リア移動度（以下モビリティという）が〜１０ｃｆｆｌ
／Ｖ、ｓｅｃと低い値であるため、ランプ光、レーザ光
等の光エネルギー５を照射してアニール処理し、多結晶
シリコン膜４の活性領域を再結晶化させてモビリティを
向上させる方法が採られている。この後、活性領域の両
端にソース、ドレイン電極を形成して薄膜トランジスタ
が完成する。
縁基板、２は金属からなるゲート電極膜、３は５ｉ０２
等からなるゲート絶縁膜、４は多結晶シリコン膜である
。このように構成された従来例は、多結晶シリコン膜４
が活性層となるが、多結晶シリコンそのままでは、キャ
リア移動度（以下モビリティという）が〜１０ｃｆｆｌ
／Ｖ、ｓｅｃと低い値であるため、ランプ光、レーザ光
等の光エネルギー５を照射してアニール処理し、多結晶
シリコン膜４の活性領域を再結晶化させてモビリティを
向上させる方法が採られている。この後、活性領域の両
端にソース、ドレイン電極を形成して薄膜トランジスタ
が完成する。
ところが、ランプ光等によるアニール処理では、−般に
多結晶シリコン膜４やゲート絶縁膜３が薄いため、光エ
ネルギーはそれらを透過して金属からなるゲート電極膜
２に吸収され、その熱によって多結晶シリコン膜４の活
性領域がアニールされることになる。その際、多結晶シ
リコン膜４が加熱される温度分布は、第４図（ｂ）に示
したように、ゲート電極膜２の中央部に高温のピークが
でき、両端にいく程温度が下がった分布となる。このた
め、活性領域の中央部に結晶粒界ができ易い。
多結晶シリコン膜４やゲート絶縁膜３が薄いため、光エ
ネルギーはそれらを透過して金属からなるゲート電極膜
２に吸収され、その熱によって多結晶シリコン膜４の活
性領域がアニールされることになる。その際、多結晶シ
リコン膜４が加熱される温度分布は、第４図（ｂ）に示
したように、ゲート電極膜２の中央部に高温のピークが
でき、両端にいく程温度が下がった分布となる。このた
め、活性領域の中央部に結晶粒界ができ易い。
そこで本発明者は、上記問題点を解消するために、先に
、第５図（ａ）に示したようなダブルゲート電極の薄膜
トランジスタを提案した。このように２つのゲート電極
膜２ａ、２ｂを配置すると、光エネルギーによるアニー
ル処理で、多結晶シリコン膜４における温度分布は、第
５図（ｂ）に示したように、高温部が平らな分布となり
、活性領域の中央部での結晶粒界の出現はほとんどなく
なる。
、第５図（ａ）に示したようなダブルゲート電極の薄膜
トランジスタを提案した。このように２つのゲート電極
膜２ａ、２ｂを配置すると、光エネルギーによるアニー
ル処理で、多結晶シリコン膜４における温度分布は、第
５図（ｂ）に示したように、高温部が平らな分布となり
、活性領域の中央部での結晶粒界の出現はほとんどなく
なる。
しかしながら、そのゲート電極膜の材料としてＭ ｏ
ｅ Ｔ ａ 、 Ｎ ｊＣｒ等の金属が使用されていた
ため、光エネルギーのほとんどを吸収（−部反射はある
が）して熱に変換でるき利点はあるが、反面、高温保持
中にゲート絶縁膜３、あるいは多結晶シリコン膜４とシ
リサイドを形成し易く、ソース・ゲート間あるいはドレ
イン・ゲート間にリーク電流が生じ、そのためドレイン
電流ＩＤ３の変動が生じ、又、このようなゲート金属と
ゲート絶縁物の相互拡散は、しきい電圧ｖＴ）ｌの変動
要因ともなる。
ｅ Ｔ ａ 、 Ｎ ｊＣｒ等の金属が使用されていた
ため、光エネルギーのほとんどを吸収（−部反射はある
が）して熱に変換でるき利点はあるが、反面、高温保持
中にゲート絶縁膜３、あるいは多結晶シリコン膜４とシ
リサイドを形成し易く、ソース・ゲート間あるいはドレ
イン・ゲート間にリーク電流が生じ、そのためドレイン
電流ＩＤ３の変動が生じ、又、このようなゲート金属と
ゲート絶縁物の相互拡散は、しきい電圧ｖＴ）ｌの変動
要因ともなる。
（発明の目的）
本発明は、上記問題点を解消するためになされたもので
、高いモビリティを持ち、ドレイン電流が大きく、かつ
応答速度が速く、しかも大面積の基板に多数配設するこ
とのできる薄膜トランジスタを提供するものである。
、高いモビリティを持ち、ドレイン電流が大きく、かつ
応答速度が速く、しかも大面積の基板に多数配設するこ
とのできる薄膜トランジスタを提供するものである。
（発明の構成）
上記目的を達成するために、本発明は、ダブルゲート電
極膜が、多結晶シリコン（ｐｏｌｙ Ｓ ｉ）、ｎ０型
アモルファスシリコン（ｎ”−’ａ−３ｉ）、ｎ０型ア
モルファスゲルマニウム（ｎゝ−ａ−Ｇｅ）、それらの
合金化物（ａ −Ｓ ｉｘＧ ｅｔ−ｘ）の単独、ある
いは複数積層したものから構成されるものである。
極膜が、多結晶シリコン（ｐｏｌｙ Ｓ ｉ）、ｎ０型
アモルファスシリコン（ｎ”−’ａ−３ｉ）、ｎ０型ア
モルファスゲルマニウム（ｎゝ−ａ−Ｇｅ）、それらの
合金化物（ａ −Ｓ ｉｘＧ ｅｔ−ｘ）の単独、ある
いは複数積層したものから構成されるものである。
この構成によれば、ａ−５ｉ、ａ−Ｇｅあるいはａ−３
ｉ、Ｇｅエーエは、アニール用光線の赤外から紫外まで
の幅広い範囲にわたって高い吸収率を示し、光エネルギ
ーから熱エネルギーへの変換効率がよい。また、アニー
ルによって、０２層はｐｏｌｙ Ｓｉとともに結晶化し
、低抵抗のｎ ”−ｐｏｌｙ Ｓ ｉが実現できる。
ｉ、Ｇｅエーエは、アニール用光線の赤外から紫外まで
の幅広い範囲にわたって高い吸収率を示し、光エネルギ
ーから熱エネルギーへの変換効率がよい。また、アニー
ルによって、０２層はｐｏｌｙ Ｓｉとともに結晶化し
、低抵抗のｎ ”−ｐｏｌｙ Ｓ ｉが実現できる。
（実施例）
以下、図面に基づき実施例を詳細に説明する。
第１図は、本発明の一実施例を示したもので、１は絶縁
基板、３はＳｉＯ□等からなるゲート絶縁膜、４は活性
層となる多結晶シリコン膜である。
基板、３はＳｉＯ□等からなるゲート絶縁膜、４は活性
層となる多結晶シリコン膜である。
また６ａ、６ｂはｐｏｌｙ Ｓｉ上にｎ”−ａ−Ｓｉが
積層されたダブルゲート電極膜である。このように積層
されたダブルゲート電極膜６ａ、 ６ｂ、ゲート絶縁膜
３、多結晶シリコン膜４の積層体の上からランプ光又は
レーザ光等の光エネルギー５を照射してアニール処理を
施すと、ダブルゲート電極膜６ａ。
積層されたダブルゲート電極膜である。このように積層
されたダブルゲート電極膜６ａ、 ６ｂ、ゲート絶縁膜
３、多結晶シリコン膜４の積層体の上からランプ光又は
レーザ光等の光エネルギー５を照射してアニール処理を
施すと、ダブルゲート電極膜６ａ。
６ｂが加熱され、その熱の伝導により上部の多結晶シリ
コン膜４が加熱されて結晶化する。アニール処理の後、
第１図（ｂ）に示したように、層間絶縁膜７を形成し、
次いで、例えばＡＪを蒸着してこれをパターニングし、
ソース、ドレイン電極８゜９を形成してダブルゲート薄
膜トランジスタが完成する。
コン膜４が加熱されて結晶化する。アニール処理の後、
第１図（ｂ）に示したように、層間絶縁膜７を形成し、
次いで、例えばＡＪを蒸着してこれをパターニングし、
ソース、ドレイン電極８゜９を形成してダブルゲート薄
膜トランジスタが完成する。
なお、各層の具体的な作製条件を以下に示す。
絶 縁 膜： Ｓｉｎ、 ＬＰＧＶＤ膜
厚 １０００〜３０００人基板温度 ２５０〜３
５０℃ 反応ガス ＳｉＨ，＋０□ ｐｏｌｙ Ｓ ｉ ＬＰＣＶＤ膜
厚 ５０００人〜１μｍ 基板温度 ５００〜８００℃ 反応ガス ５ｉＨ４（＋ Ｎｚ ） ａ −Ｓ Ｌ ＰＣＶＤ膜
厚 １０００人〜１μｍ 基板温度 ２５０〜３５０℃ 反応ガス ５ｉｌ（４＋ ＰＨ，／ Ｈｘ（例えば１
０１０００ｐｐ ！、％ 化アニール： ランプアニール法アニール温度
６００〜８００℃ アニール時間 １０〜６０秒 アルゴン雰囲気 ソース、ドレイン電極：ＡＩ！抵抗加熱蒸着法膜
厚 〜５０００人 シンタリング： （Ａｌ形成後のプロセス）アニール
温度 ３５０〜４５０℃ アニール時間 ３０分 アルゴン雰囲気 このように構成された本実施例では、２つの電極を並置
したダブルゲート電極にしているので、多結晶シリコン
膜４におけるアニール時の温度分布は、第５図（ｂ）と
同様に高温部が平らな分布となり、活性領域の中央部で
の結晶粒界の出現はほとんどない。また、ゲート電極膜
がｐｏｌｙ Ｓｉ及びａ−Ｓｉから構成されているので
、従来のようにシリサイドの生成がなく、安定した特性
が得られる。
厚 １０００〜３０００人基板温度 ２５０〜３
５０℃ 反応ガス ＳｉＨ，＋０□ ｐｏｌｙ Ｓ ｉ ＬＰＣＶＤ膜
厚 ５０００人〜１μｍ 基板温度 ５００〜８００℃ 反応ガス ５ｉＨ４（＋ Ｎｚ ） ａ −Ｓ Ｌ ＰＣＶＤ膜
厚 １０００人〜１μｍ 基板温度 ２５０〜３５０℃ 反応ガス ５ｉｌ（４＋ ＰＨ，／ Ｈｘ（例えば１
０１０００ｐｐ ！、％ 化アニール： ランプアニール法アニール温度
６００〜８００℃ アニール時間 １０〜６０秒 アルゴン雰囲気 ソース、ドレイン電極：ＡＩ！抵抗加熱蒸着法膜
厚 〜５０００人 シンタリング： （Ａｌ形成後のプロセス）アニール
温度 ３５０〜４５０℃ アニール時間 ３０分 アルゴン雰囲気 このように構成された本実施例では、２つの電極を並置
したダブルゲート電極にしているので、多結晶シリコン
膜４におけるアニール時の温度分布は、第５図（ｂ）と
同様に高温部が平らな分布となり、活性領域の中央部で
の結晶粒界の出現はほとんどない。また、ゲート電極膜
がｐｏｌｙ Ｓｉ及びａ−Ｓｉから構成されているので
、従来のようにシリサイドの生成がなく、安定した特性
が得られる。
第２図及び第３図は、それぞれ本発明の他の実施例を示
したもので、第２図のものは、ダブルゲート電極膜１１
ａ、 ｌｌｂが、ｐｏｌｙ Ｓｉの表面をｎ”−ａ−８
ｉで被覆した構造となっている。また第３図のものは、
ダブルゲート電極膜１２ａ、 １２ｂそのものの構成は
第１図のものと同一であるが、トランジスタの表面に配
置した構造となっている。これらの実施例においても第
１図の実施例と同様の効果を有することは言うまでもな
い。
したもので、第２図のものは、ダブルゲート電極膜１１
ａ、 ｌｌｂが、ｐｏｌｙ Ｓｉの表面をｎ”−ａ−８
ｉで被覆した構造となっている。また第３図のものは、
ダブルゲート電極膜１２ａ、 １２ｂそのものの構成は
第１図のものと同一であるが、トランジスタの表面に配
置した構造となっている。これらの実施例においても第
１図の実施例と同様の効果を有することは言うまでもな
い。
なお、実施例では、ゲート電極膜の構成をｐｏｌｙ Ｓ
ｉとｎゝ−ａ−８ｉの２種を使用したもので説明したが
、ｐｏｌｙ Ｓｉ、 ｎ”−ａ−Ｓｉ、 ｎ”−ａ−Ｇ
ｅ、ａ−５ｉｘＧｅよ−８を単独で使用してもよいし、
また複数併用してもよい。
ｉとｎゝ−ａ−８ｉの２種を使用したもので説明したが
、ｐｏｌｙ Ｓｉ、 ｎ”−ａ−Ｓｉ、 ｎ”−ａ−Ｇ
ｅ、ａ−５ｉｘＧｅよ−８を単独で使用してもよいし、
また複数併用してもよい。
（発明の効果）
以上説明したように、本発明によれば、光エネルギーを
効率よく吸収させて、活性層である多結晶シリコン膜の
結晶粒径を増大し、高いモビリティを持たせることがで
きる。又、ダブルゲート構成にすることによりアニール
時の温度分布が均一になり、結晶粒界の生成を抑え、ド
レイン電流の大きい、かつ応答速度の速い薄膜トランジ
スタを実現することができる。さらに大面積の基板上に
多数のトランジスタを再現性よく形成することができる
。
効率よく吸収させて、活性層である多結晶シリコン膜の
結晶粒径を増大し、高いモビリティを持たせることがで
きる。又、ダブルゲート構成にすることによりアニール
時の温度分布が均一になり、結晶粒界の生成を抑え、ド
レイン電流の大きい、かつ応答速度の速い薄膜トランジ
スタを実現することができる。さらに大面積の基板上に
多数のトランジスタを再現性よく形成することができる
。
第１図は、本発明の一実施例の薄膜トランジスタの構成
図、第２図及び第３図は、それぞれ本発明の他の実施例
の構成図、第４図は、従来例のシングルゲートの場合の
アニール処理の温度分布を°示す図、第５図は、従来例
のダブルゲートの場合のアニール処理の温度分布を示す
図である。 １ ・・・絶縁基板、 ３ ・・・ゲート絶縁膜、４・
・・多結晶シリコン膜、 Ｓ ・・・光エネルギー、
６ａ、 ６ｂ＋１１ａ、Ｉｌｂ、１２ａ、１２ｂ −ダ
ブルゲート電極膜、 ７・・・層間絶縁膜、 ８，９
・・・ソース、ドレイン電極。 第１図 ４°・苓（も轟シリコン膿 ５ ・ 光 エ キンレに°− ６ａ、６ｂ ・グブルゲ゛−ト電刺×茨８．９−・ソ
ース、１−″し４ン（亦 （ｂ） 第２図
図、第２図及び第３図は、それぞれ本発明の他の実施例
の構成図、第４図は、従来例のシングルゲートの場合の
アニール処理の温度分布を°示す図、第５図は、従来例
のダブルゲートの場合のアニール処理の温度分布を示す
図である。 １ ・・・絶縁基板、 ３ ・・・ゲート絶縁膜、４・
・・多結晶シリコン膜、 Ｓ ・・・光エネルギー、
６ａ、 ６ｂ＋１１ａ、Ｉｌｂ、１２ａ、１２ｂ −ダ
ブルゲート電極膜、 ７・・・層間絶縁膜、 ８，９
・・・ソース、ドレイン電極。 第１図 ４°・苓（も轟シリコン膿 ５ ・ 光 エ キンレに°− ６ａ、６ｂ ・グブルゲ゛−ト電刺×茨８．９−・ソ
ース、１−″し４ン（亦 （ｂ） 第２図
Claims (2)
- （１）基板上に、所定の間隔を介して２つの電極を並置
したダブルゲート電極膜と、ゲート絶縁膜と、活性層を
構成する多結晶シリコン膜とをこの順序又は逆の順序で
積層し、活性層の両端にソース及びドレイン電極を設け
てなる薄膜トランジスタにおいて、前記ダブルゲート電
極膜が、多結晶シリコン、ｎ＾＋型アモルファスシリコ
ン、ｎ＾＋型アモルファスゲルマニウム、それらの合金
化物の単独、若しくは複数積層したものからなることを
特徴とする薄膜トランジスタ。 - （２）前記ダブルゲート電極膜、ゲート絶縁膜、多結晶
シリコン膜の積層体に、ランプ光、レーザ光等の光エネ
ルギーを照射し、その加熱により前記多結晶シリコン膜
の活性層を結晶化していることを特徴とする特許請求の
範囲第（１）項記載の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61146180A JPS633464A (ja) | 1986-06-24 | 1986-06-24 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61146180A JPS633464A (ja) | 1986-06-24 | 1986-06-24 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS633464A true JPS633464A (ja) | 1988-01-08 |
Family
ID=15401944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61146180A Pending JPS633464A (ja) | 1986-06-24 | 1986-06-24 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS633464A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4984041A (en) * | 1989-07-28 | 1991-01-08 | Xerox Corporation | High voltage thin film transistor with second control electrode |
| US4984040A (en) * | 1989-06-15 | 1991-01-08 | Xerox Corporation | High voltage thin film transistor with second gate |
| KR101996786B1 (ko) | 2019-04-18 | 2019-07-04 | 유용호 | 데이터 다중 병렬 처리를 통한 원격 프린트 콘트롤 시스템 |
-
1986
- 1986-06-24 JP JP61146180A patent/JPS633464A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4984040A (en) * | 1989-06-15 | 1991-01-08 | Xerox Corporation | High voltage thin film transistor with second gate |
| US4984041A (en) * | 1989-07-28 | 1991-01-08 | Xerox Corporation | High voltage thin film transistor with second control electrode |
| KR101996786B1 (ko) | 2019-04-18 | 2019-07-04 | 유용호 | 데이터 다중 병렬 처리를 통한 원격 프린트 콘트롤 시스템 |
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