JPS6334674B2 - - Google Patents
Info
- Publication number
- JPS6334674B2 JPS6334674B2 JP13893886A JP13893886A JPS6334674B2 JP S6334674 B2 JPS6334674 B2 JP S6334674B2 JP 13893886 A JP13893886 A JP 13893886A JP 13893886 A JP13893886 A JP 13893886A JP S6334674 B2 JPS6334674 B2 JP S6334674B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- circuits
- signal
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Synchronizing For Television (AREA)
Description
本発明は信号状態検知回路、特にテレビジヨン
受像機における垂直同期分離回路に関する。 テレビ受像機における水平、垂直同期系のデイ
ジタル処理が考案され、水平偏向信号又は水平偏
向信号の整数倍の周波数を持つ信号を分周するこ
とにより直垂偏向信号を得る方式が提案されてい
る。かゝる方式では水平同期信号に同期して
31.5KHzの信号を得、この信号を分周して15.75K
Hzの水平偏向信号を得るとともに、前記の31.5K
Hzの信号を525個計数して直垂偏向信号を得るも
のである。かゝる垂直同期分離回路では垂直同期
をかけるために、送信された複合同期信号から垂
直同期信号を検出して計数回路をリセツトしてい
る。 かゝる回路方式に於ける垂直同期信号を検出す
る回路としては、第１，２図のものが知られてい
る。 第１図の従来例では、２つの直列に接続したデ
ータラツチ回路D1，D2の初段D1のデータ入力端
子を入力端子I1として複合同期信号を入力し、水
平同期信号の２倍の周波数の信号をデータラツチ
回路のクロツク端子すべてを共通に接続した入力
端子I2にクロツク信号として入力している。 初段D1の非反転出力Q1が二段目D2の入力端子
D2に印加され、二つの非反転出力Q1，Q2をAND
回路AN1に加えて加算し、垂直同期信号に同期
した信号を出力D1に得ている。 データラツチ回路D1，D2の非反転出力Q1，Q2
は入力端子I1，I2の入力信号SI1、CI2によつて第
２図のタイムチヤートのように変化する。今、時
刻t1で垂直同期信号が加わると、ラツチ回路D1の
出力Q1はクロツクの立上る時刻t2で立上り、その
出力によつてクロツクが、次に立上る時刻t3でラ
ツチ回路D2の出力Q2は立上る。垂直同期信号が
時刻t4でなくなるとクロツクに応じてラツチ回路
D1，D2の出力Q1，Q2はそれぞれ時刻t5，t6で消
え、従つてAND回路の出力は時刻t3からt5の期間
得られる。 第１図の従来例においては、２つのデータラツ
チ回路の非反転出力の全てのAND回路をとつて
いるために、雑音によるデータラツチ回路の誤動
作がそのまゝ出力に現われるため雑音の除去とい
う点で不充分である。 すなわち、第２図では説明を明瞭にするために
４つのパルスの垂直同期信号を示したが、実際に
は垂直同期信号は3Hの期間に６つのパルスで現
われるので、水平同期信号の２倍のクロツクで動
作するデータラツチ回路では６個のデータラツチ
回路を直列に接続することにより最大６ビツトの
データが得られるが、上記の従来例では２ビツト
のデータラツチ回路で垂直同期信号の分離を行な
つているため加算操作ではすべての出力を用いね
ばならずこのために雑音との区別ができず誤動作
が頻繁に生ずる。 そこで、第３図に示すような多数（最大６個）
のデータラツチ回路D1′〜D6′を直列に接続して、
これらの非反転出力Q1′〜Q6′全てをAND回路
AN2で加算してその出力を出力端子O2に得るこ
とにより、水平同期々間中の雑音によつてはほと
んど出力を得ないようにすることが考えられる。
しかしながら、かゝる回路では、逆に垂直同期々
間中に少しでも雑音が入ると、出力は消えてしま
う。従つて垂直同期々間中にはわずかな雑音によ
つても垂直同期信号を見失つてしまう欠点があ
る。 このように従来の垂直同期分離回路は雑音によ
つて影響を受け易く、デイジタル回路による垂直
同期回路方式の垂直同期分離の信頼性は低いもの
であつた。さらに、従来のものでは、雑音の判定
条件を変更することができなかつた。 本発明の目的は、対雑音特性が向上しかも雑音
の判定条件を変更し得るデイジタル式垂直同期分
離回路を提供することにある。 本発明による回路は、入力信号の論理レベルを
クロツク信号に応答して順にシフトするｎ（ｎは
３以上の整数）個のラツチ回路の直列接続と、
夫々が複数の入力端子を有し各入力端子が同じ論
理レベルをとるときに出力を発生する複数の第１
の論理回路と、前記ｎ個のラツチ回路の出力の中
から互いに異なる組合せの出力を前記第１の論理
回路の数と同数の組合せだけ取り出しこれらを前
記複数の第１の論理回路の対応するものの入力端
子にそれぞれ供給する手段と、前記複数の第１の
論理回路に結合されこれらのうちの少なくとも一
つが出力を発生したときに出力信号を発生する第
２の論理回路と、少なくとも最終段のラツチ回路
の出力をこのラツチ回路の入力にかかわらず所定
の論理レベルに制御信号に応答して固定する手段
とを備えることを特徴とする。 以下、図面を用いて本発明の実施例を詳細に説
明しよう。 第４図によれば、４段の直列に接続されたデー
タラツチ回路D11，D12，D13，D14の初段D11のデ
ータ入力端子I5に複合同期信号を入力し、各デー
タラツチ回路のクロツク端子は共通に接続し、入
力端子I6として水平同期信号の２倍の周波数をも
つクロツクで駆動する。データラツチ回路D11，
D12およびD13の非反転出力Ｑは判定回路１００
に供給され、データラツチ回路D14の反転出力
はNAND回路NA11を介して回路１００に供給さ
れている。NAND回路NA11のもう一方の入力端
子は端子I9に接続されている。 判定回路１００は５つのNAND回路NA7〜
NA10により構成されており、５つのNAND回路
のうち４つは、回路１００に供給される４つの信
号のうち３つを各々異なつた組合せで入力し、残
る１つのNAND回路の入力には、上記４つの
NAND回路NA7〜NA10の出力が接続され、その
出力を出力端子O5としている。 上記構成により判定回路１００においては、４
つのデータラツチ回路D11〜D14の出力のうち、
３つ以上に１が表われるときのみ出力端子O5に
１が出力される。 次に、制御端子I9を“１”として各入力端子
I5，I6にそれぞれ入力端子SI3，CI3を加えたとき
の出力端子O5の同期分離出力V05との関係を第５
図に示す。 データラツチ回路D11〜D14の出力が３つ以上
１でなければ分離出力V05は１とならないため第
５図の中のａのような水平同期信号中に加わる雑
音がたとえ２ビツト連続して電位レベル“１”で
加わつても、誤つた出力は出力端子O5に現われ
ない。 また第５図ｂ，ｃのような垂直同期々間中の１
ビツト若しくは２ビツトの欠損をもつ垂直同期信
号に対しても、データラツチ回路を４段用いるの
で垂直同期信号を見落すことはない。 このように本発明によれば、垂直同期々間中で
あれ、水平同期々間中であれ、クロツク周波数に
対応する２ビツトの長さ以内の雑音信号に対して
は、出力に誤つた信号が出力されることは全くな
い。 上記実施例においては、４つのデータラツチ回
路出力中３つ以上（以後４−３と記述）の条件で
出力を得たが、この判定条件を雑音の状態によつ
て変化させることも可能であり、同期分離回路と
してより良い性能が得られる。 すなわち、制御端子I9を“０”とすることによ
りNAND回路NA11の出力が常に“１”となる。
このために、判定回路１００はデータラツチ回路
D11，D12，D13の出力のうちいずれか２つ以上
（３−２）が“１”のとき判定回路の出力端子O5
は“１”となる。 このようにして、第６図の回路では制御端子I9
の状態により、（４−３、３−２）と判定条件を
制御することができ、雑音の状態に応じた判定が
できる。 この制御端子I9に加える信号は手動で変更して
も雑音の状態を判定して自動的に変更してもよ
い。この自動変更回路の例としてはデイジタル同
期分離回路の計数回路を525回計数する動作が所
定回行なつても同期がかゝらない時、この状態を
検知して変更する方法がある。 判定条件を制御する方法として、データラツチ
回路の出力状態を固定する方法がある。 第６図の回路はその一例でデータラツチ回路
D18，D19のリセツト、プリセツトを用いてデー
タラツチ回路D18，D19の出力状態を適宜固定し、
判定条件を第１表のように種々に変れることので
きる回路である。
受像機における垂直同期分離回路に関する。 テレビ受像機における水平、垂直同期系のデイ
ジタル処理が考案され、水平偏向信号又は水平偏
向信号の整数倍の周波数を持つ信号を分周するこ
とにより直垂偏向信号を得る方式が提案されてい
る。かゝる方式では水平同期信号に同期して
31.5KHzの信号を得、この信号を分周して15.75K
Hzの水平偏向信号を得るとともに、前記の31.5K
Hzの信号を525個計数して直垂偏向信号を得るも
のである。かゝる垂直同期分離回路では垂直同期
をかけるために、送信された複合同期信号から垂
直同期信号を検出して計数回路をリセツトしてい
る。 かゝる回路方式に於ける垂直同期信号を検出す
る回路としては、第１，２図のものが知られてい
る。 第１図の従来例では、２つの直列に接続したデ
ータラツチ回路D1，D2の初段D1のデータ入力端
子を入力端子I1として複合同期信号を入力し、水
平同期信号の２倍の周波数の信号をデータラツチ
回路のクロツク端子すべてを共通に接続した入力
端子I2にクロツク信号として入力している。 初段D1の非反転出力Q1が二段目D2の入力端子
D2に印加され、二つの非反転出力Q1，Q2をAND
回路AN1に加えて加算し、垂直同期信号に同期
した信号を出力D1に得ている。 データラツチ回路D1，D2の非反転出力Q1，Q2
は入力端子I1，I2の入力信号SI1、CI2によつて第
２図のタイムチヤートのように変化する。今、時
刻t1で垂直同期信号が加わると、ラツチ回路D1の
出力Q1はクロツクの立上る時刻t2で立上り、その
出力によつてクロツクが、次に立上る時刻t3でラ
ツチ回路D2の出力Q2は立上る。垂直同期信号が
時刻t4でなくなるとクロツクに応じてラツチ回路
D1，D2の出力Q1，Q2はそれぞれ時刻t5，t6で消
え、従つてAND回路の出力は時刻t3からt5の期間
得られる。 第１図の従来例においては、２つのデータラツ
チ回路の非反転出力の全てのAND回路をとつて
いるために、雑音によるデータラツチ回路の誤動
作がそのまゝ出力に現われるため雑音の除去とい
う点で不充分である。 すなわち、第２図では説明を明瞭にするために
４つのパルスの垂直同期信号を示したが、実際に
は垂直同期信号は3Hの期間に６つのパルスで現
われるので、水平同期信号の２倍のクロツクで動
作するデータラツチ回路では６個のデータラツチ
回路を直列に接続することにより最大６ビツトの
データが得られるが、上記の従来例では２ビツト
のデータラツチ回路で垂直同期信号の分離を行な
つているため加算操作ではすべての出力を用いね
ばならずこのために雑音との区別ができず誤動作
が頻繁に生ずる。 そこで、第３図に示すような多数（最大６個）
のデータラツチ回路D1′〜D6′を直列に接続して、
これらの非反転出力Q1′〜Q6′全てをAND回路
AN2で加算してその出力を出力端子O2に得るこ
とにより、水平同期々間中の雑音によつてはほと
んど出力を得ないようにすることが考えられる。
しかしながら、かゝる回路では、逆に垂直同期々
間中に少しでも雑音が入ると、出力は消えてしま
う。従つて垂直同期々間中にはわずかな雑音によ
つても垂直同期信号を見失つてしまう欠点があ
る。 このように従来の垂直同期分離回路は雑音によ
つて影響を受け易く、デイジタル回路による垂直
同期回路方式の垂直同期分離の信頼性は低いもの
であつた。さらに、従来のものでは、雑音の判定
条件を変更することができなかつた。 本発明の目的は、対雑音特性が向上しかも雑音
の判定条件を変更し得るデイジタル式垂直同期分
離回路を提供することにある。 本発明による回路は、入力信号の論理レベルを
クロツク信号に応答して順にシフトするｎ（ｎは
３以上の整数）個のラツチ回路の直列接続と、
夫々が複数の入力端子を有し各入力端子が同じ論
理レベルをとるときに出力を発生する複数の第１
の論理回路と、前記ｎ個のラツチ回路の出力の中
から互いに異なる組合せの出力を前記第１の論理
回路の数と同数の組合せだけ取り出しこれらを前
記複数の第１の論理回路の対応するものの入力端
子にそれぞれ供給する手段と、前記複数の第１の
論理回路に結合されこれらのうちの少なくとも一
つが出力を発生したときに出力信号を発生する第
２の論理回路と、少なくとも最終段のラツチ回路
の出力をこのラツチ回路の入力にかかわらず所定
の論理レベルに制御信号に応答して固定する手段
とを備えることを特徴とする。 以下、図面を用いて本発明の実施例を詳細に説
明しよう。 第４図によれば、４段の直列に接続されたデー
タラツチ回路D11，D12，D13，D14の初段D11のデ
ータ入力端子I5に複合同期信号を入力し、各デー
タラツチ回路のクロツク端子は共通に接続し、入
力端子I6として水平同期信号の２倍の周波数をも
つクロツクで駆動する。データラツチ回路D11，
D12およびD13の非反転出力Ｑは判定回路１００
に供給され、データラツチ回路D14の反転出力
はNAND回路NA11を介して回路１００に供給さ
れている。NAND回路NA11のもう一方の入力端
子は端子I9に接続されている。 判定回路１００は５つのNAND回路NA7〜
NA10により構成されており、５つのNAND回路
のうち４つは、回路１００に供給される４つの信
号のうち３つを各々異なつた組合せで入力し、残
る１つのNAND回路の入力には、上記４つの
NAND回路NA7〜NA10の出力が接続され、その
出力を出力端子O5としている。 上記構成により判定回路１００においては、４
つのデータラツチ回路D11〜D14の出力のうち、
３つ以上に１が表われるときのみ出力端子O5に
１が出力される。 次に、制御端子I9を“１”として各入力端子
I5，I6にそれぞれ入力端子SI3，CI3を加えたとき
の出力端子O5の同期分離出力V05との関係を第５
図に示す。 データラツチ回路D11〜D14の出力が３つ以上
１でなければ分離出力V05は１とならないため第
５図の中のａのような水平同期信号中に加わる雑
音がたとえ２ビツト連続して電位レベル“１”で
加わつても、誤つた出力は出力端子O5に現われ
ない。 また第５図ｂ，ｃのような垂直同期々間中の１
ビツト若しくは２ビツトの欠損をもつ垂直同期信
号に対しても、データラツチ回路を４段用いるの
で垂直同期信号を見落すことはない。 このように本発明によれば、垂直同期々間中で
あれ、水平同期々間中であれ、クロツク周波数に
対応する２ビツトの長さ以内の雑音信号に対して
は、出力に誤つた信号が出力されることは全くな
い。 上記実施例においては、４つのデータラツチ回
路出力中３つ以上（以後４−３と記述）の条件で
出力を得たが、この判定条件を雑音の状態によつ
て変化させることも可能であり、同期分離回路と
してより良い性能が得られる。 すなわち、制御端子I9を“０”とすることによ
りNAND回路NA11の出力が常に“１”となる。
このために、判定回路１００はデータラツチ回路
D11，D12，D13の出力のうちいずれか２つ以上
（３−２）が“１”のとき判定回路の出力端子O5
は“１”となる。 このようにして、第６図の回路では制御端子I9
の状態により、（４−３、３−２）と判定条件を
制御することができ、雑音の状態に応じた判定が
できる。 この制御端子I9に加える信号は手動で変更して
も雑音の状態を判定して自動的に変更してもよ
い。この自動変更回路の例としてはデイジタル同
期分離回路の計数回路を525回計数する動作が所
定回行なつても同期がかゝらない時、この状態を
検知して変更する方法がある。 判定条件を制御する方法として、データラツチ
回路の出力状態を固定する方法がある。 第６図の回路はその一例でデータラツチ回路
D18，D19のリセツト、プリセツトを用いてデー
タラツチ回路D18，D19の出力状態を適宜固定し、
判定条件を第１表のように種々に変れることので
きる回路である。
【表】
尚、第４図においては、ラツチ回路の出力の考
えられる組合せ数(d)より１個多い数のNAND回
路を構成したが、他の論理構成によつてもｎ（ｎ
は３以上の整数）個のデータラツチ回路の出力の
うちｎ−ｍ個（ｍは１〜ｎ−１の整数）以上が
“１”または“０”の一方となつたとき、その出
力が“１”または“０”の一方となる回路を判定
回路とすれば、垂直同期分離回路として同じ効果
が得られることは明らかである。 以上説明したように、この発明によれば実用価
値大なる垂直同期分離回路を提供することができ
る。
えられる組合せ数(d)より１個多い数のNAND回
路を構成したが、他の論理構成によつてもｎ（ｎ
は３以上の整数）個のデータラツチ回路の出力の
うちｎ−ｍ個（ｍは１〜ｎ−１の整数）以上が
“１”または“０”の一方となつたとき、その出
力が“１”または“０”の一方となる回路を判定
回路とすれば、垂直同期分離回路として同じ効果
が得られることは明らかである。 以上説明したように、この発明によれば実用価
値大なる垂直同期分離回路を提供することができ
る。
第１図は従来例を示すブロツク図、第２図は第
１図の回路の動作を示すタイムチヤート、第３図
は他の従来例のブロツク図、第４図は本発明の一
実施例を示すブロツク図、第５図は第４図の入出
力を比較したタイムチヤート、第６図は本発明の
他の実施例を示すブロツク図である。
１図の回路の動作を示すタイムチヤート、第３図
は他の従来例のブロツク図、第４図は本発明の一
実施例を示すブロツク図、第５図は第４図の入出
力を比較したタイムチヤート、第６図は本発明の
他の実施例を示すブロツク図である。
Claims (1)
- １ 複合同期信号の論理レベルをクロツク信号に
応答して順にシフトするｎ（ｎは３以上の整数）
個のラツチ回路の直列接続と、夫々が複数の入力
端子を有し各入力端子が同じ論理レベルをとると
きに出力を発生する複数の第１の論理回路と、前
記ｎ個のラツチ回路の出力の中から選択した複数
の出力を１組とし各組における出力の組合せが各
組毎に互いに異なるように前記第１の論理回路の
数と同数の組だけ取出しこれらを前記複数の第１
の論理回路にそれぞれ供給する手段と、前記複数
の第１の論理回路に結合されこれらのうちの少な
くとも一つが出力を発生したときに垂直同期分離
出力を発生する第２の論理回路と、少なくとも最
終段のラツチ回路の出力をこのラツチ回路の入力
にかかわらず所定の論理レベルに制御信号に応答
して固定する手段とを備えることを特徴とする垂
直同期分離回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13893886A JPS62149271A (ja) | 1986-06-13 | 1986-06-13 | 垂直同期分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13893886A JPS62149271A (ja) | 1986-06-13 | 1986-06-13 | 垂直同期分離回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1438177A Division JPS5399718A (en) | 1977-02-10 | 1977-02-10 | Signal state detector circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62149271A JPS62149271A (ja) | 1987-07-03 |
| JPS6334674B2 true JPS6334674B2 (ja) | 1988-07-12 |
Family
ID=15233654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13893886A Granted JPS62149271A (ja) | 1986-06-13 | 1986-06-13 | 垂直同期分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62149271A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2024164424A (ja) | 2023-05-15 | 2024-11-27 | ミネベアミツミ株式会社 | モータ |
-
1986
- 1986-06-13 JP JP13893886A patent/JPS62149271A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62149271A (ja) | 1987-07-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6262103B2 (ja) | ||
| JPS6272279A (ja) | 垂直同期信号検出回路 | |
| US4357630A (en) | Method for detecting vertical synchronizing signal | |
| US4481648A (en) | Method and system for producing a synchronous signal from _cyclic-redundancy-coded digital data blocks | |
| US5268932A (en) | Interface circuit between a plurality of transmission lines and high bit rate data terminal equipment | |
| JPS6334674B2 (ja) | ||
| JP2637800B2 (ja) | 同期機能不全検出 | |
| JPH0614758B2 (ja) | 映像信号処理方法 | |
| US4538271A (en) | Single parity bit generation circuit | |
| JP2730407B2 (ja) | 断検出回路 | |
| SU1644147A1 (ru) | Мажоритарно-резервированное устройство | |
| JP2697421B2 (ja) | ディジタル伝送システムのフレーム同期回路 | |
| JP2573591B2 (ja) | 複合クロツク信号受信再生回路 | |
| JP3014120B2 (ja) | フレーム同期検出装置 | |
| JP2531720B2 (ja) | デジタル多重変換装置の同期回路方式 | |
| JPS58178652A (ja) | フレ−ム信号伝送方式 | |
| JP2652972B2 (ja) | Ｄ２規格同期信号検出器 | |
| SU1156077A1 (ru) | Мажоритарно-резервированное устройство | |
| SU1389008A2 (ru) | Устройство дл приема ьиимпульсного сигнала | |
| JPS61152140A (ja) | デ−タ同期回路 | |
| JPH05191384A (ja) | 誤り率検出回路 | |
| JPS6254257B2 (ja) | ||
| JPH04255129A (ja) | 時分割多重通信回線用制御回路 | |
| JPS6238697A (ja) | 局線信号選択回路 | |
| JPH0467381B2 (ja) |