JPS6336403A - プログラマブル・コントロ−ラのｉ／ｏユニツト - Google Patents
プログラマブル・コントロ−ラのｉ／ｏユニツトInfo
- Publication number
- JPS6336403A JPS6336403A JP18100586A JP18100586A JPS6336403A JP S6336403 A JPS6336403 A JP S6336403A JP 18100586 A JP18100586 A JP 18100586A JP 18100586 A JP18100586 A JP 18100586A JP S6336403 A JPS6336403 A JP S6336403A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の分野）
この発明は、少ないチャンネル数で多量のデータ転送を
可能としたプログラマブル・コン１〜ローラのＩ／Ｏユ
ニットに関する。
可能としたプログラマブル・コン１〜ローラのＩ／Ｏユ
ニットに関する。
（発明の概要）
この発明では、Ｉ／Ｏユニット内に、ＰＣ本体側との共
用が可能な共有ラッチ回路および共有ＲＡＭを設け、こ
れらをＰＣ本体側からの制御によってＰＣ本体の特定チ
ャンネル出力に選択的に接続することによって、少ない
デセンネル数の専用により多聞のデータ転送を可能とし
たものでおる。
用が可能な共有ラッチ回路および共有ＲＡＭを設け、こ
れらをＰＣ本体側からの制御によってＰＣ本体の特定チ
ャンネル出力に選択的に接続することによって、少ない
デセンネル数の専用により多聞のデータ転送を可能とし
たものでおる。
（従来技術とその問題点）
従来、この種のプログラマブル・コントローラ・システ
ムにおいて、ＰＣ本体側からＩ／Ｏユニット側へと複数
チャンネル分のデータを転送する場合には、ハンドシェ
イク処理を介する方法、ＤＭＡを利用する方法おるいは
複数チャンネルを使用して同時に転送する方法などが知
られている。
ムにおいて、ＰＣ本体側からＩ／Ｏユニット側へと複数
チャンネル分のデータを転送する場合には、ハンドシェ
イク処理を介する方法、ＤＭＡを利用する方法おるいは
複数チャンネルを使用して同時に転送する方法などが知
られている。
しかしながら、ハンドシェイク処理を利用する方法は、
信号線が少ないが、その反面時間がかかるという問題が
あり、またＤＭＡを利用する方法におっては、高速に転
送できるが、その反面信号線が多くなり、また複数チャ
ンネルを利用する場合にあっては、データ層に応じてチ
ャンネル占有数が増大し、その分通常の入出力に支障を
来たすという問題がある。
信号線が少ないが、その反面時間がかかるという問題が
あり、またＤＭＡを利用する方法におっては、高速に転
送できるが、その反面信号線が多くなり、また複数チャ
ンネルを利用する場合にあっては、データ層に応じてチ
ャンネル占有数が増大し、その分通常の入出力に支障を
来たすという問題がある。
（発明の目的）
この発明の目的は、この種のプログラマブル・コントロ
ーラ・システムにおいて、少ないチャンネル数の占有に
より、また信号線も少なく、しかも多量のデータ転送を
可能とすることにある。
ーラ・システムにおいて、少ないチャンネル数の占有に
より、また信号線も少なく、しかも多量のデータ転送を
可能とすることにある。
（発明の構成と効果）
この発明は上記の目的を達成するために、ＰＣ本体側か
らＩ／Ｏユニット側へ送り込まれる１チャンネル分のデ
ータの一時記憶、およびＩ／Ｏユニット側からＰＣ本体
側へ送り込むべき１チャンネル分のデータの一時記憶に
共用される共有ラッチ回路と、 ＰＣ本体側からＩ／Ｏユニット側へ送り込まれる複数チ
ャンネル分のデータの一時記憶、およびＩ／Ｏユニット
側からＰＣ本体側へ送り込むべき複数チャンネル分のデ
ータの一時記憶に共用される共有ＲＡＭと、 ＰＣ本体側からの制御により、ＰＣ本体の特定チャンネ
ル出力に相当するデータバスを、前記共有ラッチ回路ま
たは共有ＲＡＭに切替接続可能なバス接続回路と、 ＰＣ本体からのνｊ御により、前記共有ＲＡ Ｍをアク
セスするためのアドレス信号を発生するアドレス発生回
路と、 を具備することを特徴とするものである。
らＩ／Ｏユニット側へ送り込まれる１チャンネル分のデ
ータの一時記憶、およびＩ／Ｏユニット側からＰＣ本体
側へ送り込むべき１チャンネル分のデータの一時記憶に
共用される共有ラッチ回路と、 ＰＣ本体側からＩ／Ｏユニット側へ送り込まれる複数チ
ャンネル分のデータの一時記憶、およびＩ／Ｏユニット
側からＰＣ本体側へ送り込むべき複数チャンネル分のデ
ータの一時記憶に共用される共有ＲＡＭと、 ＰＣ本体側からの制御により、ＰＣ本体の特定チャンネ
ル出力に相当するデータバスを、前記共有ラッチ回路ま
たは共有ＲＡＭに切替接続可能なバス接続回路と、 ＰＣ本体からのνｊ御により、前記共有ＲＡ Ｍをアク
セスするためのアドレス信号を発生するアドレス発生回
路と、 を具備することを特徴とするものである。
このような構成によれば、ＰＣ本体側の特定１チャンネ
ル分の出力データバスを利用して、多量のデータを転送
することができ、しかもＰＣ本体の外部にアドレスバス
を引き出すことが不要となるため、信号線が少なくて済
み、またハンドシェイク処理も利用しないため伝送速度
もかなり良好となる。
ル分の出力データバスを利用して、多量のデータを転送
することができ、しかもＰＣ本体の外部にアドレスバス
を引き出すことが不要となるため、信号線が少なくて済
み、またハンドシェイク処理も利用しないため伝送速度
もかなり良好となる。
（実施例の説明）
第１図は本発明に係る１／Ｏユニツトが適用されたＰＣ
システムの構成を示すブロック図である。
システムの構成を示すブロック図である。
同図に示す如く、このシステムはＩ／Ｏユニット１．入
出力機器２．ＰＣ本体３とから構成され、Ｉ／Ｏユニツ
１〜側では、ＰＣ本体３から送られたデータに従ってｌ
／Ｏｆｆｉ器のコントロールを行なうようになされてい
る。
出力機器２．ＰＣ本体３とから構成され、Ｉ／Ｏユニツ
１〜側では、ＰＣ本体３から送られたデータに従ってｌ
／Ｏｆｆｉ器のコントロールを行なうようになされてい
る。
第２図はＰＣ本体３の電気的なハードウェア構成を示す
ブロック図である。
ブロック図である。
同図に示す如く、ＰＣ本体３はよく知られているように
、ＣＰＵ３０．システムプログラムメモリ３１．ワーク
メモリ３２．Ｉ／Ｏユニットインターフェース３３．ユ
ーザプログラムメモリ３４゜入出カメモリ３５を備えて
おり、これらはＰＣバスを介して互いに結ばれている。
、ＣＰＵ３０．システムプログラムメモリ３１．ワーク
メモリ３２．Ｉ／Ｏユニットインターフェース３３．ユ
ーザプログラムメモリ３４゜入出カメモリ３５を備えて
おり、これらはＰＣバスを介して互いに結ばれている。
ＣＰＵ３０はマイクロプロセッサを主体とじて構成され
、システムプログラムメモリ３１に格納されたプログラ
ムを実行することによって、ＰＣ本体３としての動作に
必要な各種の処理を行なうようになされている。
、システムプログラムメモリ３１に格納されたプログラ
ムを実行することによって、ＰＣ本体３としての動作に
必要な各種の処理を行なうようになされている。
これらの処理は、既によく知られているように、Ｉ／Ｏ
ユニットインターフェース３３から読込まれた入力デー
タを、入出カメモリ３５の入カニリアに書込む入力更新
処理、入出カメモリ３５の入出力データを参照して、ユ
ーザプログラムメモリ３４に記憶されているユーザ命令
を実行し、その実行結果で入出カメモリ３５の出カニリ
アの内容を書替える命令実行処理、命令実行の結果書替
が終了した入出カメモリ３５の出力データを、Ｉ／Ｏユ
ニットインターフェース３３を介して外部へと送出する
出力更新処理を基本とするものである。
ユニットインターフェース３３から読込まれた入力デー
タを、入出カメモリ３５の入カニリアに書込む入力更新
処理、入出カメモリ３５の入出力データを参照して、ユ
ーザプログラムメモリ３４に記憶されているユーザ命令
を実行し、その実行結果で入出カメモリ３５の出カニリ
アの内容を書替える命令実行処理、命令実行の結果書替
が終了した入出カメモリ３５の出力データを、Ｉ／Ｏユ
ニットインターフェース３３を介して外部へと送出する
出力更新処理を基本とするものである。
第３図は、本発明に係るＩ／Ｏユニットの電気的なハー
ドウェア構成を示すブロック図である。
ドウェア構成を示すブロック図である。
同図に示す如く、このＩ／Ｏユニット１は、■／Ｏチャ
ンネルへのバスの制御を行なうバスゲーｔ・／Ｏａ、共
有ＲＡＭ１５へのバスの制御を行なうバスゲート／Ｏｂ
、バスゲート／Ｏａと／Ｏｂの切替を制御するバス切替
制御回路１１．ＰＣ本体からの出力コントロールデータ
をラッチし、また入力機器からの入力データをラッチす
る共有ラッチ回路１３．多量のデータを転送する際、デ
ータ内容を一時記憶する共有ＲＡＭ１５およびそのアク
セス回路１４．ＰＣ本体からの制御で共有ＲＡＭ１５の
アドレスを発生するアドレス発生回路１２を新たに設け
ている。
ンネルへのバスの制御を行なうバスゲーｔ・／Ｏａ、共
有ＲＡＭ１５へのバスの制御を行なうバスゲート／Ｏｂ
、バスゲート／Ｏａと／Ｏｂの切替を制御するバス切替
制御回路１１．ＰＣ本体からの出力コントロールデータ
をラッチし、また入力機器からの入力データをラッチす
る共有ラッチ回路１３．多量のデータを転送する際、デ
ータ内容を一時記憶する共有ＲＡＭ１５およびそのアク
セス回路１４．ＰＣ本体からの制御で共有ＲＡＭ１５の
アドレスを発生するアドレス発生回路１２を新たに設け
ている。
その他、基本構成としては、システムプログラムメモリ
１７の格納プログラムに従ってワークメモリ１Ｂを利用
しつつ、入出力インターフェース１９から取込んだ入力
データを共有ラッチ回路１３にラッチしたり、あるいは
共有ラッチ回路１３から得られた出力データを入出力イ
ンターフェース１９へと転送する制御などを行なうＣＰ
Ｕ１６を備えている。
１７の格納プログラムに従ってワークメモリ１Ｂを利用
しつつ、入出力インターフェース１９から取込んだ入力
データを共有ラッチ回路１３にラッチしたり、あるいは
共有ラッチ回路１３から得られた出力データを入出力イ
ンターフェース１９へと転送する制御などを行なうＣＰ
Ｕ１６を備えている。
加えて、共有ＲＡＭ１５に対するデータリード。
ライト制御もＣＰＵ１６により行なわれる。
アドレス発生回路１２は、第４図に示されるように、カ
ウントトリガ信号で歩進制御され、かつカウントリセッ
ト信号でリセットされる１６ビツトカウンタ１２ａで構
成されている。
ウントトリガ信号で歩進制御され、かつカウントリセッ
ト信号でリセットされる１６ビツトカウンタ１２ａで構
成されている。
またバス切替制御回路１１は、第５図に示されるように
、セット信号、リセット信号で制御され、アンドゲート
１１ｂ、１１ｃを切替えるフリップフロップ１１ａから
構成されている。
、セット信号、リセット信号で制御され、アンドゲート
１１ｂ、１１ｃを切替えるフリップフロップ１１ａから
構成されている。
次に、第４図、第５図の回路図および第６図のフローチ
ャートを参照しながら、ＰＣ本体側からＩ／Ｏユニット
側へと多量のデータを転送する場合について説明する。
ャートを参照しながら、ＰＣ本体側からＩ／Ｏユニット
側へと多量のデータを転送する場合について説明する。
第６図はその際に、ＰＣ本体側で実行される制御プログ
ラムの構成を示すフローチャートであって、まずＰＣ本
体側では第５図に示されるセット信号を出力して、フリ
ップフロップ１１ａをセットし、ゲート１１ｃを開いて
、Ｉ／○ユニッ１〜コン１〜ロール信号を共有ＲＡＭア
クセス回路１４へと与える（ステップ／Ｏ１）。
ラムの構成を示すフローチャートであって、まずＰＣ本
体側では第５図に示されるセット信号を出力して、フリ
ップフロップ１１ａをセットし、ゲート１１ｃを開いて
、Ｉ／○ユニッ１〜コン１〜ロール信号を共有ＲＡＭア
クセス回路１４へと与える（ステップ／Ｏ１）。
次いで、第４図に示されるカウントリセット信号を出力
して、共有ＲＡＭ１５のアドレスを零に初期設定する（
ステップ／Ｏ２）。
して、共有ＲＡＭ１５のアドレスを零に初期設定する（
ステップ／Ｏ２）。
その後、データリード／ライトを実行し、転送が完了す
るまでの間（ステップ／Ｏ４否定〉、１チャンネル分の
データを転送するたびに、カウントトリガ信号を出力し
て、アドレスを歩進する（ステップ／Ｏ５）。
るまでの間（ステップ／Ｏ４否定〉、１チャンネル分の
データを転送するたびに、カウントトリガ信号を出力し
て、アドレスを歩進する（ステップ／Ｏ５）。
一方、転送が完了したならば（ステップ／Ｏ４肖定）、
リセット信号を出力して、カウンタ１２ａをリセットし
、アドレスを零へと復帰させる（ステップ／Ｏ６）。
リセット信号を出力して、カウンタ１２ａをリセットし
、アドレスを零へと復帰させる（ステップ／Ｏ６）。
このように本発明によれば、通常の１チャンネル分のデ
ータの転送の場合については、一般の■／Ｏユニットと
同様に、バスゲート／Ｏａを開いて共有ラッチ回路１３
を介して行なうことができることは勿論のこと、多量の
データの転送の場合には、バスゲート／Ｏｂを開くこと
によって、これを共有ＲＡＭ１５を介して行なうことが
できる。
ータの転送の場合については、一般の■／Ｏユニットと
同様に、バスゲート／Ｏａを開いて共有ラッチ回路１３
を介して行なうことができることは勿論のこと、多量の
データの転送の場合には、バスゲート／Ｏｂを開くこと
によって、これを共有ＲＡＭ１５を介して行なうことが
できる。
また、以上の転送に際し、ＰＣ本体側で使用されるチャ
ンネルは、特定の１チヤンネルに限られるから、データ
数が増大しても、チャンネル占有数は回答増加すること
なく、またＤＭＡ転送の場合と異なり、アドレスバスを
ＰＣ本体の外部へ引き出す必要もないため信号線を増加
する必要もなく、またハンドシェイク処理のように転送
速度を低下させることもないのである。
ンネルは、特定の１チヤンネルに限られるから、データ
数が増大しても、チャンネル占有数は回答増加すること
なく、またＤＭＡ転送の場合と異なり、アドレスバスを
ＰＣ本体の外部へ引き出す必要もないため信号線を増加
する必要もなく、またハンドシェイク処理のように転送
速度を低下させることもないのである。
なお、共有ラッチ回路１３．共有ＲＡＭ１４に格納され
たデータは、以後ＣＰＵ１６の制御により入出力インタ
ーフェース１つを介して外部へ送出される。
たデータは、以後ＣＰＵ１６の制御により入出力インタ
ーフェース１つを介して外部へ送出される。
逆に、Ｉ／Ｏユニット側からＰＣ本体側へとデータ転送
を行なう場合には、バスケー１へ／Ｏ８または／Ｏｂを
開き、共有ラッチ回路１３または共有ＲＡＭ１５の内容
をＰＣ本体側へと読出せばよいのである。この際、ＣＰ
Ｕ１６では、予め共有ラッチ回路１３または共有ＲＡＭ
１５に入力データを書込んでおくことになる。
を行なう場合には、バスケー１へ／Ｏ８または／Ｏｂを
開き、共有ラッチ回路１３または共有ＲＡＭ１５の内容
をＰＣ本体側へと読出せばよいのである。この際、ＣＰ
Ｕ１６では、予め共有ラッチ回路１３または共有ＲＡＭ
１５に入力データを書込んでおくことになる。
第１図は本発明に係るＩ／Ｏユニットが適用されるＰＣ
システムの概略を示すブロック図、第２図はＰＣ本体の
電気的なハードウェア構成を示すブロック図、第３図は
本発明に係るＩ／Ｏユニットの電気的なハードウェア構
成を示すブロック図、第４図はアドレス発生回路の詳細
を示す回路図、第５図はバス切替制御回路１１の詳細を
示す回路図、第６図はＰＣ本体側においてデータ転送の
ために実行される制御プログラムの構成を示すフローチ
ャー１−でおる。 １・・・Ｉ／Ｏユニット ２・・・入出力機器 ３・・・ＰＣ本体 ／Ｏａ、／Ｏｂ・・・バスグーｌへ １１・・・バスｌ；７Ｊ替制御回路 １２・・・アドレス発生回路 １３・・・共有ラッチ回路 １４・・・共有ＲＡＭ７クセス回路 １５・・・共有ＲＡＭ １６・・・ＣＰＵ １７・・・システムプログラムメモリ １８・・・ワークメモリ １９・・・入出力インターフェース ３０・・・ＣＰＵ ３１・・・システムプログラムメモリ ３２・・・ワークメモリ ３３・・・ｌ／Ｏ１ニツトインターフエース３４・・・
ユーザプログラムメモリ ３５・・・入出カメモリ 特許出願人 立５電瀕株式会社 代理人 弁理士 和 １）成 則１− ；丁 第１図 第２図 第４図 １２σ 〆 第５図
システムの概略を示すブロック図、第２図はＰＣ本体の
電気的なハードウェア構成を示すブロック図、第３図は
本発明に係るＩ／Ｏユニットの電気的なハードウェア構
成を示すブロック図、第４図はアドレス発生回路の詳細
を示す回路図、第５図はバス切替制御回路１１の詳細を
示す回路図、第６図はＰＣ本体側においてデータ転送の
ために実行される制御プログラムの構成を示すフローチ
ャー１−でおる。 １・・・Ｉ／Ｏユニット ２・・・入出力機器 ３・・・ＰＣ本体 ／Ｏａ、／Ｏｂ・・・バスグーｌへ １１・・・バスｌ；７Ｊ替制御回路 １２・・・アドレス発生回路 １３・・・共有ラッチ回路 １４・・・共有ＲＡＭ７クセス回路 １５・・・共有ＲＡＭ １６・・・ＣＰＵ １７・・・システムプログラムメモリ １８・・・ワークメモリ １９・・・入出力インターフェース ３０・・・ＣＰＵ ３１・・・システムプログラムメモリ ３２・・・ワークメモリ ３３・・・ｌ／Ｏ１ニツトインターフエース３４・・・
ユーザプログラムメモリ ３５・・・入出カメモリ 特許出願人 立５電瀕株式会社 代理人 弁理士 和 １）成 則１− ；丁 第１図 第２図 第４図 １２σ 〆 第５図
Claims (1)
- （１）ＰＣ本体側からＩ／Ｏユニット側へ送り込まれる
１チャンネル分のデータの一時記憶、およびＩ／Ｏユニ
ット側からＰＣ本体側へ送り込むべき１チャンネル分の
データの一時記憶に共用される共有ラッチ回路と、 ＰＣ本体側からＩ／Ｏユニット側へ送り込まれる複数チ
ャンネル分のデータの一時記憶、およびＩ／Ｏユニット
側からＰＣ本体側へ送り込むべき複数チャンネル分のデ
ータの一時記憶に共用される共有ＲＡＭと、 ＰＣ本体側からの制御により、ＰＣ本体の特定チャンネ
ル出力に相当するデータバスを、前記共有ラッチ回路ま
たは共有ＲＡＭに切替接続可能なバス接続回路と、 ＰＣ本体からの制御により、前記共有ＲＡＭをアクセス
するためのアドレス信号を発生するアドレス発生回路と
、 を具備することを特徴とするプログラマブル・コントロ
ーラのＩ／Ｏユニット。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18100586A JPS6336403A (ja) | 1986-07-31 | 1986-07-31 | プログラマブル・コントロ−ラのｉ／ｏユニツト |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18100586A JPS6336403A (ja) | 1986-07-31 | 1986-07-31 | プログラマブル・コントロ−ラのｉ／ｏユニツト |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6336403A true JPS6336403A (ja) | 1988-02-17 |
Family
ID=16093071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18100586A Pending JPS6336403A (ja) | 1986-07-31 | 1986-07-31 | プログラマブル・コントロ−ラのｉ／ｏユニツト |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6336403A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018124886A (ja) * | 2017-02-03 | 2018-08-09 | ファナック株式会社 | プログラマブルコントローラ |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS592104A (ja) * | 1982-06-28 | 1984-01-07 | Masaya Murata | シ−ケンス・コントロ−ラ |
| JPS6054010A (ja) * | 1983-09-02 | 1985-03-28 | Kimura Denki Kk | 多点入出力装置 |
| JPS60123903A (ja) * | 1983-12-07 | 1985-07-02 | Yaskawa Electric Mfg Co Ltd | 分割並行処理プログラマブル・コントロ−ラ |
| JPS61150686A (ja) * | 1984-12-25 | 1986-07-09 | Fanuc Ltd | サ−ボモ−タ制御方式 |
-
1986
- 1986-07-31 JP JP18100586A patent/JPS6336403A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS592104A (ja) * | 1982-06-28 | 1984-01-07 | Masaya Murata | シ−ケンス・コントロ−ラ |
| JPS6054010A (ja) * | 1983-09-02 | 1985-03-28 | Kimura Denki Kk | 多点入出力装置 |
| JPS60123903A (ja) * | 1983-12-07 | 1985-07-02 | Yaskawa Electric Mfg Co Ltd | 分割並行処理プログラマブル・コントロ−ラ |
| JPS61150686A (ja) * | 1984-12-25 | 1986-07-09 | Fanuc Ltd | サ−ボモ−タ制御方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018124886A (ja) * | 2017-02-03 | 2018-08-09 | ファナック株式会社 | プログラマブルコントローラ |
| US10372644B2 (en) | 2017-02-03 | 2019-08-06 | Fanuc Corporation | Programmable controller |
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