JPH0454522Y2 - - Google Patents

Description

【考案の詳細な説明】 〔産業上の利用分野〕 本考案はメモリアクセス回路に関し、特に複数
の演算処理装置（以下MPUという）の夫々によ
つて同一メモリをアクセスするメモリアクセス回
路に関するものである。

〔従来技術〕

高速フアクシミリ装置においてはその機能の高
度化にともない２個のMPUを平行動作させて各
種制御を行つたおり、各MPUにより同一のメモ
リをアクセスしてデータの読出及び書込を行わせ
ている。

第２図は特開昭59−53958号に示されているメ
モリアクセス回路のブロツク図である。MPU１
及びMPU２のアドレス信号はアドレスコントロ
ールバスAB１及びAB２を介してバスセレクタ
４に与えており、またMPU１，MPU２のアドレ
ス信号はデコーダ６及びデコーダ７に各別に与え
ている。バスセレクタ４の出力信号はメモリ３に
与えている。PMU１及びMPU２はデータバス
DB１，DB２によりバスセレクタ５を介してメ
モリ３にデータ信号を与え、メモリ３からデータ
信号を得るようになつている。

バスセレクタ４及びバスセレクタ５は主たる
MPU１のアドレス信号が入力されるデコーダ６
のチツプセレクト信号CS１によつてアドレスバ
スAB１又はAB２及びデータバスDB１又はDB
２の一方を選択するように切換えられ、MPU１
がアドレス信号を出力した場合にはアドレスコン
トロールバスAB１及びデータバスDB１を介し
てメモリをアクセスする。つまりMPU１が優先
的に動作する。デコーダ６のチツプセレクト信号
CS１及びMPU２のアドレス信号が与えられて出
力されるデコーダ７のチツプセレクト信号CS２
は夫々ANDゲート８に入力されていて、ANDゲ
ート８の出力信号はアクセスオーバラツプ検出回
路としてのフリツプフロツプ９のセツト端子ST
に与えられている。またMPU２はアクセス時点
で「１」の出力信号Ｒをフリツプフロツプ９のリ
セツト端子RSに与えている。フリツプフロツプ
９の出力端子Ｑから出力されるセツト出力Ｓは
MPU２に与えられている。

第３図及び第４図は第２図におけるMPU１及
びMPU２のアクセスに関する動作を示すフロー
チヤートである。

第３図はMPU１のアクセスに関する動作を示
し、主たるMPU１は前述した如くMPU２のアク
セスに優先してアクセス動作を行う。これに対し
第４図はMPU２のアクセス動作を示しており、
従たるMPU２はフリツプフロツプ９のセツト出
力Ｓが「１」か「０」かを判断する。そしてセツ
ト出力Ｓが「１」である場合はMPU２の出力信
号Ｒを「１」としてフリツプフロツプ９のリセツ
ト端子RSに与え、セツト出力Ｓを一旦「０」に
してから再度同じアドレスでメモリ回路３をアク
セスする動作を行う。

〔考案が解決しようとする問題点〕

前述の如く、従来のメモリアクセス回路はメモ
リをアクセスする場合に、従たるMPU２は主た
るMPU１がアクセス状態にあるか否かを繰返し
判断するため従たるMPU２に多くの負担がかか
ることになり、MPU１，２及びメモリ３を用い
ている装置全体の制御の高速性が損なわれるとい
う不都合がある。

本考案は前述した問題点に鑑み、メモリアクセ
ス時において一方のMPUにかかる負担を軽減し、
メモリ装置全体の制御を高速になし得るメモリア
クセス回路を提供することを目的とする。

〔問題点を解決するための手段〕 本考案に係るメモリアクセス回路は、複数の演
算処理装置で同一メモリをアクセスすべく構成し
ているメモリアクセス回路において、前記メモリ
をアクセスすべく夫々の前記演算処理装置が出力
する制御信号を各別に与えるデコーダと、この制
御信号が入力された場合に発せらる各デコーダ出
力をゲートを介して各別に与えるコード変換器
と、このコード変換器の出力及び特定の演算処理
装置に連なるゲート出力を入力とし、各演算処理
装置とメモリとの間のバスの選択制御を行うと共
にこの選択制御に関連するタイミングで内容を変
じる待機制御信号を発するタイミング発生回路
と、該待機制御信号と各演算処理装置が出力する
前記制御信号を与える前記デコーダ出力の夫々と
を入力とし、その出力を各演算処理装置の待機状
態制御端子へ与えている論理回路とを具備し、ま
た前記コード変換器出力を前記ゲートの開閉制御
信号としており、いずれかの演算処理装置がメモ
リをアクセスしている場合は他の演算処理装置に
係る前記ゲートを閉じると共に、タイミング発生
回路は、前記他の演算処理装置が前記制御信号を
発した場合に前記論理回路から該演算処理装置を
待機状態とすべき信号を発せしめ、また、前記特
定の演算処理装置を含む複数の演算処理装置が前
記制御信号を同時的に出力した場合は、前記特定
の演算処理装置のアクセスを優先させるべくなし
てあることを特徴とする。

〔作用〕

いずれかの演算処理装置がメモリをアクセスす
べく制御信号を発するとコード変換器出力によつ
て他の演算処理装置のゲートが閉じられ、またタ
イミング発生回路は制御信号を発した演算処理装
置側に選択制御する。これによつて先にアクセス
した演算処理装置の優先権が確保される。

この間、他方の演算処理装置がメモリアクセス
のための制御信号を発した場合に、前記論理回路
出力によつて待機状態とされる。そしてアクセス
が終了するとこの待機が解かれ、前記他方の演算
処理装置のアクセスが行われる。複数の演算処理
装置から同時アクセスがあつた場合に前記特定の
演算処理装置のデコーダ出力がタイミング発生回
路に与えられ、これを受けてこの特定の演算処理
装置に対してバスを優先的に選択させる。

〔実施例〕 以下本考案をその実施例を示す図面によつて詳
述する。

第１図は本考案にかかるメモリアクセス回路の
ブロツク図である。第１，第２のMPU１，MPU
２はアドレスコントロールバスAB１，AB２及
びデータバスDB１，DB２によりメモリ３と接
続されており、MPU１，MPU２はメモリ３をア
クセスできるようになつている。データバスDB
１，DB２、アドレスバスAB１，AB２、メモリ
に対するチツプセレクト信号CS１，CS２、リー
ド信号RD１，RD２、ライト信号WR１，WR２
を出力するようになつている。MPU１のチツプ
セレクト信号CS１、リード信号RD１及びライト
信号WR１はデコーダ１０に与えられている。
MPU２のチツプセレクト信号CS２、リード信号
RD２及びライト信号WR２はデコーダ１４に与
えられている。MPU１，２はアドレスコントロ
ールバスAB１，AB２によりアドレス信号をバ
スセレクタ４を介してメモリ３に与えるようにし
ており、またデータ信号はデータバスDB１，
DB２によりバスセレクタ５を介してメモリ３と
MPU１，２との間で相互に与え得るようになつ
ている。MPU１はクロツク信号φを発生し、そ
のクロツク信号φをＤフリツプクロツクからなる
ラツチ回路１１，１３のクロツク端子CKに与え、
インバータ２０１を介して反転クロツク信号を
タイミング発生回路１８に与えている。デコーダ
１０は入力されたチツプセレクト信号CS１とリ
ード信号RD１とがともに「１」である場合、又
はチツプセレクト信号CS１とライト信号WR１
とがともに「１」である場合に「１」の信号を出
力する。この信号はゲート２０を介してラツチ回
路１１の入力端子Ｄ及びNANDゲート１７の一
側入力端子に与えられている。ラツチ回路１１は
クロツク信号φが与えられた時点でゲート２０か
らの信号をラツチして、そのラツチ信号Ｑを２ビ
ツトを４ビツトに変換するコード変換器１２の一
方の入力端子Ａ及びタイミング発生回路１８に与
えるようになつている。デコーダ１４は入力され
たチツプセレクト信号CS２とリード信号RD２と
がともに「１」である場合、又はチツプセレクト
信号CS２とライト信号WR２とがともに「１」
である場合に「１」の信号を出力する。この信号
はゲート２１を介してラツチ回路１３の入力端子
Ｄ及びNANDゲート１９の一側入力端子に与え
られている。ラツチ回路１３はクロツク信号φが
与えられた時点でゲート２０からの信号をラツチ
して、そのラツチ信号を前記コード変換器１２の
他方の入力端子Ｂに与えられている。コード変換
器１２は例えば富士通(株)製のIC（74139）を使用
していて、ラツチ回路１１，１３から与えられた
信号ａ，ｂが （ａ，ｂ）＝（０，０）のとき（₃，₂，₁，
Y₀）＝（１，１，１，０） （ａ，ｂ）＝（１，０）のとき（₃，₂，₁，
Y₀）＝（１，１，０，１） （ａ，ｂ）＝（０，１）のとき（₃，₂，₁，
Y₀）＝（１，０，１，１） （ａ，ｂ）＝（１，１）のとき（₃，₂．₁，
Y₀）＝（０，１，１，１） として信号を出力する。このコード変換器１２の
Y₁，₃出力はANDゲート１５の両入力端子に与
えており、ANDゲート１５の出力信号ｄは前記
ゲート２１にその開閉信号として与えている。ま
た₁出力はANDゲート１６の一方の入力端子に
与えている。

そしてANDゲート１５の出力信号ｄが「１」
のときにはゲート２１が開かれてデコーダ１４の
出力信号をラツチ回路１３に与え、「０」のとき
にはその出力信号を遮断する動作をする。またコ
ード変換器１２の₁，₂出力はANDゲート１６
の両入力端子に与えられており、₂出力は前記
ゲート２０にその開閉信号として与えられてい
る。ANDゲート１６の出力信号は前記タイミン
グ発生回路１８に与えている。そしてゲート２０
に₂出力が「１」である出力信号ｃが与えられ
ると、ゲート２０が開かれてデコーダ１０の出力
信号が前記ラツチ回路１１に与えられ、「０」の
ときにはその出力信号を遮断する動作をする。

タイミング発生回路１８は入力信号ａが「０」
であるとMPU２のアドレスコントロールバス
AB２及びデータバスDB２を選択すべくバスセ
レクタ４，５を制御し、入力信号ａが「１」であ
るとアドレスコントロールバスAB１及びデータ
バスDB１を選択すべくバスセレクタ４，５を制
御するようになつている。また、タイミング発生
回路１８がデータする待機信号ACK１，ACK２
は常時「１」であるがバスセレクタ４，５への制
御信号が削滅した時点、つまりメモリのアクセス
が終了した時点でクロツク信号φの１クロツク分
だけ「１」から「０」に反転するようになつてい
る。

NANDゲート１７はデコーダ１０の出力信号
又は待機信号ACK１が「０」となつたとき「１」
のレデイ信号ｅをMPU１の待機信号入力端子に
与えるようになつている。一方NANDゲート１
９はデコーダ１４の出力信号又は待機信号ACK
２が「０」となつたとき「１」のレデイ信号ｆを
MPU２の待機信号入力端子に与えるようになつ
ている。両MPU１，２はレデイ信号が「１」で
ある場合は演算処理を実行できるが、これが
「０」である場合は待機状態となる。

次にこのように構成したメモリアクセス回路の
動作を説明する。いま、MPU１がメモリ３のデ
ータを読出す場合は、チツプセレクト信号CS１
及びリード信号RD１を「１」とする一方、アド
レス信号を出力する。それによりデコーダ１０の
出力は「１」となり、ラツチ回路１１の出力信号
ａはクロツク信号φの立上りで「１」となる。こ
の「１」の出力信号はコード変換器１２の入力端
子Ａ及びタイミング発生回路１８に与えられる。
タイミング発生回路１８はａ＝「１」であるから
バスセレクタ４，５を制御してアドレスコントロ
ールバスAB１及びデータバスDB１を選択して
メモリ３へのアクセスが行われる。

一方、NANDゲート１７が出力するレデイ信
号ｅは「０」となり、MPU１はアクセスの待機
状態となる。MPU２がアクセスしていないもの
とすると信号ｂは「０」であるから、その₂，
Y₁出力は「１」，「０」となりANDゲート１６の
出力は「０」である。同時にANDゲート１５に
は₃出力「１」，「０」が与えられて出力信号ｄ
は「０」となりゲート２１を閉じる。この間、
MPU２がアクセスを行うとデコーダ１４の出力
信号は「１」となり、その信号とともにタイミン
グ発生回路１８の待機信号ACK２がNANDゲー
ト１９に与えられてNANDゲート１９の出力は
「０」となりMPU２は待機状態になる。ゲート２
１は閉じられているからデコーダ１３出力は変化
しない。しかして、前述したMPU１のアクセス
が終了すると、メモリのアクセス終了時点でタイ
ミング発生回路１８は待機信号ACK１を「０」
に反転する。そのためレデイ信号ｅは「１」とな
つてMPU１の待機状態を解消させる。これによ
りMPU１はチツプセレクト信号CS１及びリード
信号RD１を「０」にする。そうするとａ＝「０」
となりANDゲート１５出力ｄが「０」となつて
ゲート２１が開く。前述のようにMPU２がアク
セスして待機状態となつていた場合はこれによつ
てラツチ回路１３出力ｂが「１」となりコード変
換器１２出力が「０」となつてゲート２０を閉
じる。このとき信号ａ＝「０」であるからタイミ
ング発生回路１８はバスセレクタ４，５を制御
し、MPU２によるメモリ３のアクセスを行わせ、
その後、ACK２を「０」としてレデイ信号ｆ＝
「１」としてMPU２の待機状態を解消させる。

而して上述したところ反対にMPU２が先にア
クセスした場合も同様の動作を行い、MPU２の
アクセスが優先される。

MPU１とMPU２とがメモリ３を同時にアクセ
スした場合には、デコーダ１０及び１４の出力信
号はともに「１」となり、ラツチ回路１１，１３
の各出力信号ａ，ｂはともに「１」となる。従つ
てコード変換器１２の₃出力は、「０」、₂出力
は、「１」，「０」となりANDゲート１５の出力信
号ｄが「０」となつてゲート２１が閉じる。一方
ANDゲート１６の出力信号は「１」となり、タ
イミング発生回路１８はアドレスコントロールバ
スAB１及びデータバスDB１を選択するように
バスセレクタ４，５を制御する。つまり同時アク
セスの場合にはMPU１によるアクセスが優先す
る。なお、待機信号ACK１，ACK２による
MPU１，２の待機、待機解消動作は既に説明し
たと同様である。

なお本考案は３つ以上のMPUが１つのメモリ
にアクセスする場合にも同様に適用できる。

〔効果〕

以上詳述した如く、本考案によればアクセスが
先行しているMPUのアクセスが優先し、また複
数のMPUが同時に同一のメモリ回路をアクセス
した場合は、特定のMPUのアクセスを優先する。
そしてMPUのアクセス中はMPUをアクセス待機
状態にして、待機状態が解消すると、自由にアク
セスが開始し得るから、アクセスするに先立つて
MPUはアクセス中か否かの判断を繰返し行う必
要がない。

したがつて、本考案のメモリアクセス回路では
遅れてアクセスする、或いは従たるMPUの負担
が軽減され、他のMPUのアクセスが終えると直
ちにそのアクセスができて高速化を実現すること
ができる優れた効果を奏する。

【図面の簡単な説明】

第１図は本考案に係るメモリアクセス回路のブ
ロツク図、第２図は従来のメモリアクセス回路の
ブロツク図、第３図及び第４図はアクセス内容を
示すフローチヤートである。 １，２……MPU（演算処理装置）、３……メモ
リ、４，５……バスセレクタ、１０……デコー
ダ、１１……ラツチ回路、１２……コード変換
器、１３……ラツチ回路、１４……デコーダ、１
８……タイミング発生回路、AB１，AB２……
アドレスコントロールバス、DB１，DB２……
データバス。

Claims (1)

1. 【実用新案登録請求の範囲】 複数の演算処理装置で同一メモリをアクセスす
   べく構成しているメモリアクセス回路において、 前記メモリをアクセスすべく夫々の前記演算処
   理装置が出力する制御信号を格別に与えるデコー
   ダと、この制御信号が入力された場合に発せらる
   各デコーダ出力をゲートを介して各別に与えるコ
   ード変換器と、このコード変換器の出力及び特定
   の演算処理装置に連なるゲート出力を入力とし、
   各演算処理装置とメモリとの間のバスの選択制御
   を行うと共にこの選択制御に関連するタイミング
   で内容を変じる待機制御信号を発するタイミング
   発生回路と、該待機制御信号と各演算処理装置が
   出力する前記制御信号を与える前記デコーダ出力
   の夫々とを入力とし、その出力を各演算処理装置
   の待機状態制御端子へ与えている論理回路とを具
   備し、また前記コード変換器出力を前記ゲートの
   開閉制御信号としており、 いずれかの演算処理装置がメモリをアクセスし
   ている場合は他の演算処理装置に係る前記ゲート
   を閉じると共に、 タイミング発生回路は、前記他の演算処理装置
   が前記制御信号を発した場合に前記論理回路から
   該演算処理装置を待機状態とすべき信号を発せし
   め、また、前記特定の演算処理装置を含む複数の
   演算処理装置が前記制御信号を同時的に出力した
   場合は、前記特定の演算処理装置のアクセスを優
   先させるべくなしてあることを特徴とするメモリ
   アクセス回路。