JPS6054010A - 多点入出力装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の対象〕 本発明はデマルチプレクサによって制御される多数の入
出力端子を持った多点入出力装置に関する。

〔従来技術と問題点〕

多数の入出力端子をもち、それらを介して入出力される
入出力信号をプロセッサによって処理するような多点入
出力装置においては、従来プロセンサが入出力信号を伝
送できるパスラインの信号線の本数、すなわち並列に入
出力できる信号のビット数が限定されているため、（例
えば８ビツト）それ以上の多数の入出力信号をプロセッ
サと入出力装置との間でやりとりするためには、それら
多数の入出力端子をパスラインの信号線の本数にまとめ
なければならない。　従来行なわれていたそのための第
１の方式としては、多数の入出力信号をパスラインで扱
える信号の数の単位にまとめいくつかの入出力装置に分
割して一時記憶させ、それらの入出力装置をプロセッサ
が時間的に分割して、アクセスすることによって、それ
ら入出力信号をプロセッサで処理できるようにした時分
割方式がある。この方式のメリットはプロセッサによっ
て入出力装置のアクセスを比較的自由に行なえることで
あるが、各入出力装置の選択をプロセッサの内部であら
かじめプログラムによって決めておかなければならず、
また実際のアクセスにおいてはそのプログラムに従って
、プロセッサから入出力装置に転送要求を出し、該入出
力装置が使用可能になったという信号をプロセッサに返
答してから初めてその入出力装置との間で信号のやりと
りが行なわれるため、プロセッサが入出力処理のために
占有される割合が大きくなり、プロセッサ内部での演算
速度がその処理によって制約されてしまうという欠点が
あった。また、第２の方式としては、多数の入出力信号
をハード的な論理回路によってパスラインで与える信号
にまとめて、プロセッサに接続するという方式がある。

この方式では多数の入出力信号を同時に処理できるため
、入出力処理を速く行な、うことができるが、入出力れ
てしまい、それらの選択順序などを変更したい場合には
論理回路を組み直さなければならないという欠点があっ
た。

〔発明の目的〕

本発明においては、上記時分割方式の利点を生かしなが
らプロセッサの入出力処理のための役割分担を軽くする
ことによって、入出力信号を高速に扱えるようにした多
点入出力装置を提供することを目的とする。

〔発明の要点〕

上記目的は１本発明によれば多数の入力線が加わる入力
端子と該入力端子より入力する入力信号をプロセッサに
よって処理し、その処理結果を多数の出力端子に出力す
るような多点入出力装置において、前記出力端子が接続
されるランチ回路と。

前記入力端子が接続されるゲート回路と、前記プロセン
サのパスラインに接続され、特定のアドレスが選択され
たときに動作するバスドライバ、バスレシーバと、前記
バスドライバ、バスレシーバの少なくとも一方が選択さ
れた時に力うント動作するカウンタとを有し、前記ラン
チ回路の入力側よ前記バスドライバに複数ビット単位で
並列に接続され、前記ゲート回路の出力は前記バスレジ
−）＜に複数ビン１単位で並列に接続され、前記カウン
タの出力は前記ラッチ回路、ゲート回路を選択的に動作
させることを特徴とした多点入出力装置を提供する。

Ｃ発明の実施例〕 以下本発明を用いた実施例として、工場などにおいて多
数の機械類などの動作を入出力信号を監視し、故障入力
信号が入力した場合には、マイクロコンピュータによっ
て必要な処理を行ないその状態を表示出力とするような
マイクロコンピュータを用いたアナンシェータについて
説明する。このようなアナンシェータにおいては、故障
入出力信号を多数入力し、その状態を監視しながら故障
信号が入力した場合にはただちに必要な処理を行ない、
ブザーなどによって警報を行なったり、各故障入力に対
応したランプを点滅（フリッカ）または点灯させたりす
る処理が行なわれる。またアナンシェータの監視員は、
そのような状態に対して、スイッチによって必要な処理
を行なえるようになっている。また、そのアナンシェー
タの各故障入力に対する動作順序、例えばブザーとラン
プのフリッカが同時に動作し、ストラプスイッチを押す
とブザーが発報を停止し、ランプは連続点灯に変わり、
故障が回復するとランプが消えるというようなパターン
（以下シーケンスという）はいろいろ考えられるので、
それらの情報を各故障入力に対して予めキーボードにか
ら入力することによって、さまざまなシーケンスを実現
することができる。

第１図は本発明を用いたマイコンアナンシェークの全体
的な回路構成図である。１は全体の動作を制御するため
の中央処理装置ＣＰＵであり、各命令を制御する。２は
全体の動作を制御するプログラム及び各故障人力が入っ
た場合のシーケンスパターン（動作順序パターン）など
が格納しであるリードオンリメモリＲＯＭであり、３は
処理状態などを記憶させるためのランダムアクセスメモ
リＲＡＭである。４は故障を表示するためのランプなど
を点滅（フリッカ−）させるための発振回路、５は故障
を音で発報させるためのブザー、ベル、チャイムなどの
音声出力部、また６はブザーまたはベルまたはチャイム
を止めるためのブザーストンプスイッチ、フリッカ−を
止めるためのフリソカーストップスイッチ、ランプを消
すためのランプアウトスイッチ、動作を確認するための
ファンクションチェックスイッチ及びランプチェックス
イッチなどのスイッチ入力部であり、７は各故障入力に
対するシーケンスパターンなどを入力するためのプログ
ラム用キーボード入力部である。

さらに１０は１ビツトずつが別々の系統である故障入力
を８ビツトずつまとめて、故障入力部１１から入力させ
るためのゲート群（バソフプも含む）　（Ｇｌ、　Ｇ２
．　Ｇ３．　Ｇ４．・・・・・・）、１２は８ビツトず
つの表示結果を表示ランプ１３へ出力させるためのラン
チ群（Ｌｌ、Ｌ２．Ｌ３．Ｌ４・・・・・・）でありそ
れぞれパスレシーバ８及びバスドライバ９を介して内部
と接続されている。ゲート群１０のそれぞれには、故障
入力部１１からの故障入力信号が入力し、ランチ群１２
のそれぞれには表示ランプ１３が接続される。（図中で
はＧ　４゜Ｌ４のところだけ示しであるがその他のラン
チも同様にランプが設けられる）また、各ゲート及びラ
ッチはデマルチプレクサ１４及び選択線１６によって選
択される。どのゲート及びランチを選択するかはカウン
タ１５からのカウント値により決定され、ラッチ群１２
に入力した結果はラッチ信号線１７からのランチクロッ
クによって表示ランプ１３に出力される。

以上の構成からなるマイコンアナンシェークは２のリー
ドオンリメモリＲＯＭの中に記憶させであるシステムプ
ログラムによって動作する。まずプログラム用キーボー
ド入力部７にキーボードが接続されると、システムプロ
グラムにより１の中央処理装置ＣＰＵはキーボードより
入力された各故障入力に対するシーケンスパターンなど
を読み取り、２のリードオンリメモリＲＯＭに書き込む
。

（なおこのリードオンリメモリＲＯＭはキーボード入力
に限り書き込み可能となっている。）次に前記キーボー
ドが外されると、１の中央処理装置ＣＰＵは前記２のリ
ードオンリメモリＲＯＭの内容によりアナンシェータの
動作を開始する。まず１の中央処理装置ＣＰＵはカウン
タ１５をクリアした後にプラス１の命令を出す。次にこ
のカウンタ１５の出力によってデマルチプレクサ１４は
選択線１６を介して、１番目のゲートＧ１及びラッチＬ
１を選択する。１の中央処理装置ＣＰＵはパスレシーバ
８を介してゲートＧ１から故障入力を８ビツトずつまと
めて読み込み、２のリードオンリメモリＲＯＭに記憶さ
せである前記シーケンスパターンなどの内容と、前記ゲ
ートＧ１からの故障入力の状態から必要な処理（対応す
るランチＬ１に接続されている表示ランプ１３を点灯さ
せるべきか否か、及び音声出力部５に接続されているブ
ザーなどを鳴らすべきか否かなどの判断）を行なう。そ
して前記処理結果をパスドライバ９を介してランチＬ１
へ出力し、同時に音声出力部５へも出力する。次にこの
バスドライバ９の動作によってカウンタ１５の出力が自
動的にプラス１され、このカウンタ１５の出力によって
デマルチプレクサ１４は選択線１６を介して２番目のゲ
ートＧ２及びＬ２を選択し、同様の動作を行なう。この
ように各ゲートとランチが次々と選択され、このゲート
及びランチはそれぞれ最高１６個まで接続可能なため、
最高で１６番目のゲートとラッチに対して前記動作が行
われると、カウンタ１５の出力は１に戻り、再びゲート
ＧＩ及びランチし１が選択され、前記動作を繰り返しア
ナンシェータの動作を行なう。この時、各ゲート入力及
びランチ出力を含む全体の処理動作は８ビツトを１単位
として順番に行なわれるが、１の中央処理装置ＣＰＵの
動作が高速なこと及び前記システムプログラムも高速に
動作するようにプログラミングされているため３人間に
対しては各入出力（最大８ビツトＸ１６＝１２８ビツト
）が同時に処理されているのと同じに見える。

また各ゲート及びランチの選択はハスレシーハ８または
パスドライバ９のどちらか一方が選択された時に自動的
にカウントされるカウンタ１５及びそれに接続されてい
るデマルチプレクサ１４によって自動的に行なわれるた
め、１の中央処理装置ＣＰＵによって各ゲートのオン、
オフ制御及びランチからの入力判断を必要としない。す
なわち中央処理装置ＣＰＵのリード、ライトによって順
次選択されるので各ゲート及びランチの選択を高速に行
なうことができる。またこの場合、バスドライバ９が動
作することによってカウンタ１５の出力が更新され各ゲ
ート及びラッチの選択及び入出力が１組ずつ行なわれた
が、パスレシーバ８が動作することによってカウンタ１
５の出力が更新されるようにし、各ゲートからの入力動
作のみを行ない、各ランチへの出力は行なわないように
することも可能であり、またその逆の動作も可能である
。なお、第１図中の１８のＷＤＴはシステムの暴走を監
視するための回路で、システムが暴走してシステムダウ
ンすることがないように、暴走したらすべての状態をク
リアさせて初めからスタこのように多数の故障入出力処
理をＣＰＵを殆ど介さずに行なうことができるため、そ
れら故障入出力信号に対する処理をｃｐｕが高速に、か
つ制限されることが少なく行なうことが可能となる。

また、カウンタ１５に簡単な論理回路を接続することに
よってゲート群１０及びランチ群１２のアクセス順序も
容易に変更することが可能である。

以上本発明の実施例としてマイコンを用いたアナンシェ
ータについて説明したが、第１図のようなゲート群１０
ラッチ群１２のような入出力装置を適当に構成し、カウ
ンタとデマルチプレクサ、及びバスドライバ、パスレシ
ーバを第１図と同様に構成することによって、一般的な
多数の入出力信号をプロセッサが制限されることが少な
く、高速に処理することが可能となる。

第２図は本発明の実施例のさらに詳細な回路図である。

中央処理装置ＣＰＵ１は例えば２８０等のマイクロプロ
セッサでありこのアドレスラインに接続されたアドレス
デコーダ（図示せず）によってフルデコードされた３ア
ドレスの選択信号が端子ＡＸ１〜ＡＸ３に加わる。端子
へｘ１はノアゲートＮ０ＲＩに接続される。端子ＡＸ２
はノア゛ゲートＮ０Ｒ２に接続される。端子ＡＸ３はフ
ァゾー）ＮＯＲ３に接続される。中央処理装置ＣＰＵ１
のリード信号（負論理）■はノアゲートＮ０Ｒ２，Ｎ０
Ｒ４にライト信号（負論理）Ｗ下はノアゲートＮ０ＲＩ
、ＮＯＲ３とオアゲートＯＲ１に□入出力要求信号（負
論理）ＩＯＲ６ＬはノアゲートＮ０Ｒ４，オアゲートＯ
Ｒ１にそれぞれ加わる。オアゲートＯＲＩの出力はセ・
ノトリセソトフリソプフロソプＦ　Ｆ　１のセット端子
Ｓに、ファゾー）ＮＯＲ１の出力はカウンタＣ０ＮＴの
リセット端子Ｒとインパーク１１を介してセントリセッ
トフリップフロップＦＦＩのリセット端子Ｒに接続され
る。ノアゲートＮ０Ｒ４の出力はカウンタＣ０ＮＴの入
力ＩＮとインバータ■２を介してノアゲートＮ０Ｒ５に
加わる。またノアゲートＮ０Ｒ５にはセントリセットフ
リーツブフロップＦＦ１の反転出力て１＜加わる。

ノアゲートＮ０Ｒ２の出力はトライステートバッファＴ
ＲＢ　１の制御端子り八に加わる。ノアケ−１−ＮＯＲ
３の出力はラッチ回路ＬＡのクロ・ツクＣＫに接続され
る。ランチ回路ＬＡの出力はデータアラｌ−Ｄユに接続
され、データインＤ１８はトライステートバッファＴＲ
Ｂ　１に接続される。ラッチ回路ＬＡ、）ライステート
バッファは第１図に示したバスドライバ９．バスレシー
ノ＼゛８にそれぞれ対応する。そしてデータアウトＤ　
ＣＩＪｒがう・フチ群１２にデータインＤ、Ｎがゲート
群１０に接続される。

第２図に示した本発明の実施例の詳細な回路はカウンタ
Ｃ０ＮＴのリセット端子とそれに関係してランチクロッ
クＬＣＬＫを制御する機能をも有している。中央処理装
置ｃｐｕｔのプログラムの実行によって先ず、端子ＡＸ
Ｉを選択するアドレスをアクセスし、ライト動作を行な
う。このライト動作によってカウンタＣ０ＮＴとセント
リセットフリップフロップＦＦＩがリセソｌ−される。

この結果、セントリセットフリップフロツブＦＦＩの反
転出力ＱはハイレベルとなりノアゲートＮ０Ｒ５の出力
がローレベルとなる。このライト動作は単に前述したセ
ントリセットフリップフロップＦＦ　１．カウンタＣ０
ＮＴをリセットするための動作であり、データバスへの
データは無視される。

リセット後のカウンタＣ０ＮＴの出力Ｑ４〜Ｑ、）（１
６進カウンタの出力）は全てローレベルとなり、第１図
に示すデマルチプレクサ１４に端子ＬＡ−ＬＤｆ介して
加わる。これによってデマルチプレクサ１４はアドレス
″０”なるう・Ｙ−４一群１２のランチを選択する。ま
た同時にアドレス“Ｏ″なるゲート群を選択する。次に
対応するラッチすなわちアドレス“０”なるう、Ｖ４に
出力すべきデータを中央処理装置ＣＰＵＩは出力する。

例えばＺ８０ではアドレスＡＸ３へのＯＵＴ命令である
。これによってラッチ回路ＬＡにノアゲートＮＯＲ３を
介してクロックが加わり、ラッチ回路ＬＡはデータバス
Ｄｏ−Ｄ７のデータを格納し。

データアウトＤ。ＵＴに出力される。　この端子り、Ｘ
ＩＴに出力されたデータはこの時にはまだアドレス“０
”なるランチに格納されない。さらに前述したりセント
後の最初のライト動作によってオアゲートＯＲＩを介し
てセントリセットフリップフロップがセントされ、ノア
ゲートＮ０Ｒ５のゲートをオンとする。この状態で次の
アドレスＡＸ２のＩＮ命令によってランチクロックＬＣ
ＬＫが出力される。すなわちアドレス“０”なるランチ
例えばランチＬ１にデータが格納される。またこれと同
時に中央処理装置データインＤ（、のデータが格納され
る。さらにこのＩＮ命令によってカウンタＣ０ＮＴがカ
ウントアンプする。この動作によってデマルチプレクサ
１４はアドレス″１”なるランチ群１２のラッチならび
にゲーＩ・群１０のゲートを選択する。

前述した動作すなわちＩＮ命令、ＯＵＴ命令の順承繰り
返しによってそれぞれのランチ群１２にデータを選択的
に出力し、また選択的にデータを読み取る。この動作は
カウンタがアドレス″１５”になるまで順次繰り返す。

また後半のアトルスが必要でない場合にはアドレスＡＸ
ＩにＩＮ命令を行なうことによってリセ・ノドされ、初
期状態にもどる。

前述した様に本発明の実施例によれば、中央処理装置Ｃ
ＰＵの特定アドレスのＩＮ、ＯＵＴ命令によって順次入
力端子が選択されるので、入出力ポートの数が多くとも
その実行は速くなる特徴を有している。さらに、端子Ｌ
Ａ−ＬＤに出力された信号はデマルチプレクサ１４に加
わりその出力による特定の出力端子を選択し、ＯＵＴ命
令の後のＩＮ命令でデータを格納するのでデータアウト
Ｄ　ＯＵＴに接続される線が長い場合やスピードの遅い
データ線でも充分にデータを出力することができる。さ
らにまた、特定の入力端子を接続し、ＯＵＴ命令の後の
ＩＮ命令でデータを読み取るので。

データインに接続される線が長い場合や、スピードの遅
いデータ線でも充分にデータを入力することができる。

また入出力線を別々に設けているので、そのデータの転
送は双方向のパスラインに比べ速い。

〔発明の効果〕

多数の入出力信号を分割して扱う複数個の入出力装置と
プロセッサとのやりとりにおいて、プロセッサが制限さ
れることが少なく、かつ高速に信号の伝送を行なうこと
ができる。

プロセッサの入出力処理のための制約が少なし）ため、
プロセッサによる他の処理が高速になり、プログラミン
グが簡単になる。

【図面の簡単な説明】

第１図はマンコンを用いたアナンシェータの全体的な構
成図、第２図は本発明の実施例の詳細な回路図である。 １・・・中央処理装置ＣＰＵ　２・・・リードオンリメ
モリＲＯＭ　３・・・’）　７　夕’　Ａ、アクセスメ
モリＲＡＭ　７・・・プログラム用キーボード入力部　
８・・・ハスレジ−／＼゛９・・・バスドライバ　１０
（Ｇ＋、Ｇ２゜Ｇ３．Ｇ４・・・）・・・ゲート群　１
２（Ｌｌ、Ｌ２．Ｌ３．Ｌ４・・・）・・・う・フチ群
１４・・・デマルチプレクサ　１５ ・・・カウンタ

Claims (1)

【特許請求の範囲】
1. 多数の入力線が加わる入力端子と該入力端子より入力す
   る入力信号をプロセッサによって処理し、その処理結果
   を多数の出力端子に出力するような多点入出力装置にお
   いて、前記出力端子が接続されるランチ回路と、前記入
   力端子が接続されるゲート回路と、前記プロセッサのパ
   スラインに接続され、特定のアドレスが選択されたとき
   に動作するバスドライバ、バスレシーバと、前記バスド
   ライバ、パスレシーバの少なくとも一方が選択された時
   にカウント動作するカウンタとを有し、前記ラッチ回路
   の入力は前記バスドライバに複数ビット単位で並列に接
   続され、前記ゲート回路の出力は前記パスレシーバに複
   数ビット単位で並列に接続され、前記カウンタの出力は
   前記ラッチ回路、ゲート回路を選択的に動作させること
   を特徴とした多点入出力装置。