JPS6337328B2 - - Google Patents
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- Publication number
- JPS6337328B2 JPS6337328B2 JP14755679A JP14755679A JPS6337328B2 JP S6337328 B2 JPS6337328 B2 JP S6337328B2 JP 14755679 A JP14755679 A JP 14755679A JP 14755679 A JP14755679 A JP 14755679A JP S6337328 B2 JPS6337328 B2 JP S6337328B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- scale
- processing device
- lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000011159 matrix material Substances 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000005303 weighing Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Selective Calling Equipment (AREA)
Description
【発明の詳細な説明】
本発明は電子式はかりにおける遠隔操作スイツ
チに関する。
チに関する。
例えば電子式料金はかりでは、従来第１図に示
すように、各装置の制御装置としては数々の利点
からマイクロ・コンピユータから構成される処理
装置１が用いられる。第１図において２はプリア
ンプ３を介したロードセル４出力をデジタル変換
するアナログ・デジタル変換器であり、変換開始
が前記処理装置１からの変換開始指示（Cs）によ
つて与えられ、変換終了時に計重データ（Dg）
は処理装置１に取込まれ、後述する手段で与えら
れた入力データによつて所定の演算処理が施こさ
れ更に処理装置１は入力データおよび処理結果を
重量、単価、価格としてデジタル表示器５に表示
するべく制御する。
すように、各装置の制御装置としては数々の利点
からマイクロ・コンピユータから構成される処理
装置１が用いられる。第１図において２はプリア
ンプ３を介したロードセル４出力をデジタル変換
するアナログ・デジタル変換器であり、変換開始
が前記処理装置１からの変換開始指示（Cs）によ
つて与えられ、変換終了時に計重データ（Dg）
は処理装置１に取込まれ、後述する手段で与えら
れた入力データによつて所定の演算処理が施こさ
れ更に処理装置１は入力データおよび処理結果を
重量、単価、価格としてデジタル表示器５に表示
するべく制御する。
ここで計重データ（Dg）を処理するための入
力データは、処理装置１が次のようにして入力回
路としてのキースイツチマトリクス回路６から読
取る。
力データは、処理装置１が次のようにして入力回
路としてのキースイツチマトリクス回路６から読
取る。
キースイツチマトリクス回路６は例えば４本の
入力線l1，l2，l3，l4と４本の出力線l10，l20，l30，
l40とのマトリクスから構成され、各入力線と各
出力線との交叉点には単価設定用の０〜９に対応
した押釦スイツチSW0〜SW9、設定単価のクリア
キースイツチSWCおよび風袋引き等その他の指示
用スイチSWP，SWT，SWZ，SWH，SWSの計16個
の押釦スイツチが介装され、入力線l1〜l4には処
理装置１出力端子R0，R1，R2，R3から順次択一
的に出力される数ＫHzのタイミング信号が加えら
れ、出力線l10〜l40は処理装置１の入力端子K1，
K2，K4，K8に接続されている。
入力線l1，l2，l3，l4と４本の出力線l10，l20，l30，
l40とのマトリクスから構成され、各入力線と各
出力線との交叉点には単価設定用の０〜９に対応
した押釦スイツチSW0〜SW9、設定単価のクリア
キースイツチSWCおよび風袋引き等その他の指示
用スイチSWP，SWT，SWZ，SWH，SWSの計16個
の押釦スイツチが介装され、入力線l1〜l4には処
理装置１出力端子R0，R1，R2，R3から順次択一
的に出力される数ＫHzのタイミング信号が加えら
れ、出力線l10〜l40は処理装置１の入力端子K1，
K2，K4，K8に接続されている。
処理装置１は入力端子K1〜K8に発生する信号
を入力線l1〜l3に順次出力する前記タイミング信
号に同期して入力データを読取るものであつて、
例えば出力端子R0からタイミング信号発生時に
入力端子K1から信号が発生すれば入力データ
“０”を読取り、また出力端子R2からタイミング
信号発生時に入力端子K4に信号が発生すれば単
価のクリア指示として読取るよう構成されてい
る。
を入力線l1〜l3に順次出力する前記タイミング信
号に同期して入力データを読取るものであつて、
例えば出力端子R0からタイミング信号発生時に
入力端子K1から信号が発生すれば入力データ
“０”を読取り、また出力端子R2からタイミング
信号発生時に入力端子K4に信号が発生すれば単
価のクリア指示として読取るよう構成されてい
る。
従来では下記の理由によつて入力線l1〜l4と出
力線l10〜l40を短かくすることを強いられており、
キースイツチマトリクス回路６は処理装置１とと
もにはかり本体に設けられているのが現状であ
る。
力線l10〜l40を短かくすることを強いられており、
キースイツチマトリクス回路６は処理装置１とと
もにはかり本体に設けられているのが現状であ
る。
前記入力線l1〜l4および出力線l10〜l40には数Ｋ
Hzのタイミング信号が印加されているため、キー
スイツチマトリクス回路６と処理装置１の間のケ
ーブルを長く引き回した場合には、出力線l10〜
l40を介して処理装置１に戻される信号に純りが
発生し、処理装置１での読取りに誤りが生じる。
本発明は処理装置とキースイツチマトリクス回路
との関係がダイナミツク駆動であつても、入力デ
ータの信頼性を損うことなく前記キースイツチマ
トリクス回路をはかり本体から外部に引き出し
て、遠隔操作することができる電気式はかりを提
供することを目的とする。
Hzのタイミング信号が印加されているため、キー
スイツチマトリクス回路６と処理装置１の間のケ
ーブルを長く引き回した場合には、出力線l10〜
l40を介して処理装置１に戻される信号に純りが
発生し、処理装置１での読取りに誤りが生じる。
本発明は処理装置とキースイツチマトリクス回路
との関係がダイナミツク駆動であつても、入力デ
ータの信頼性を損うことなく前記キースイツチマ
トリクス回路をはかり本体から外部に引き出し
て、遠隔操作することができる電気式はかりを提
供することを目的とする。
以下本発明の一実施例を第２図と第３図に基づ
いて説明する。第２図は処理装置１と入力回路と
してのキーマトリクス回路６を内蔵したはかり本
体７と、このはかり本体７に接続されたコンソー
ルボツクス８を示し、第３図はその接続の回路を
示す。図中R0′，R1′，R2′，R3′およびK1′，K2′，
K4′，K8′の記載は処理装置１の入出力端子R0，
R1，R2，R3およびK1，K2，K4，K8にそれぞれ
接続される端子を表わす。９，１０，１１，１２
はそれぞれ第４図に示すように１つのパツケージ
中にモノリシツク構造のアナログ・スイツチ
SWa，SWb，SWc，SWdが構成されたチツプで、
端子AA，BB，CC，DDはそれぞれ前記アナロ
グ・スイツチSWa，SWb，SWc，SWdの制御端子
で、ロジツクレベル“１”のVDDに接続するこ
とによつてドライバ回路ａ，ｂ，ｃ，ｄを介して
アナログ・スイツチSWa，SWb，SWc，SWdをオ
ン状態に、“０”に接続することによつてオフ状
態にすることができる。端子Ａ−Ｅ間、Ｂ−Ｆ
間、Ｃ−Ｇ間およびＤ−Ｈ間はそれぞれアナロ
グ・スイツチSWa，SWb，SWc，SWdの出力端子
を表わす。１３ははかり本体７側とはかり本体７
外部の前記コンソールボツクス８とを接続するケ
ーブルで、前記各チツプ９，１０，１１，１２の
制御端子AA，BB，CC，DDにそれぞれ接続さ
れる16本のコードとロジツクレベル“１”の
VDDに接続された合計17本のコードから成る。
SW0′〜SWs′はコンソールボツクス８に装着され
た16個の自己復帰型押釦スイツチで、各押釦スイ
ツチの一方の端子はケーブル１３を介してはかり
本体７側のVDDに接続され、他方の端子はケー
ブル１３を介してチツプ９，１０，１１，１２の
所定の制御端子AA，BB，CC，DDに接続され
ている。なおここでコンソールボツクス８側の接
続端子d0′〜ds′ははかり本体７側の接続端子d0〜
dsに対応している。
いて説明する。第２図は処理装置１と入力回路と
してのキーマトリクス回路６を内蔵したはかり本
体７と、このはかり本体７に接続されたコンソー
ルボツクス８を示し、第３図はその接続の回路を
示す。図中R0′，R1′，R2′，R3′およびK1′，K2′，
K4′，K8′の記載は処理装置１の入出力端子R0，
R1，R2，R3およびK1，K2，K4，K8にそれぞれ
接続される端子を表わす。９，１０，１１，１２
はそれぞれ第４図に示すように１つのパツケージ
中にモノリシツク構造のアナログ・スイツチ
SWa，SWb，SWc，SWdが構成されたチツプで、
端子AA，BB，CC，DDはそれぞれ前記アナロ
グ・スイツチSWa，SWb，SWc，SWdの制御端子
で、ロジツクレベル“１”のVDDに接続するこ
とによつてドライバ回路ａ，ｂ，ｃ，ｄを介して
アナログ・スイツチSWa，SWb，SWc，SWdをオ
ン状態に、“０”に接続することによつてオフ状
態にすることができる。端子Ａ−Ｅ間、Ｂ−Ｆ
間、Ｃ−Ｇ間およびＤ−Ｈ間はそれぞれアナロ
グ・スイツチSWa，SWb，SWc，SWdの出力端子
を表わす。１３ははかり本体７側とはかり本体７
外部の前記コンソールボツクス８とを接続するケ
ーブルで、前記各チツプ９，１０，１１，１２の
制御端子AA，BB，CC，DDにそれぞれ接続さ
れる16本のコードとロジツクレベル“１”の
VDDに接続された合計17本のコードから成る。
SW0′〜SWs′はコンソールボツクス８に装着され
た16個の自己復帰型押釦スイツチで、各押釦スイ
ツチの一方の端子はケーブル１３を介してはかり
本体７側のVDDに接続され、他方の端子はケー
ブル１３を介してチツプ９，１０，１１，１２の
所定の制御端子AA，BB，CC，DDに接続され
ている。なおここでコンソールボツクス８側の接
続端子d0′〜ds′ははかり本体７側の接続端子d0〜
dsに対応している。
このように構成したものであるため、遠隔地に
おいてコンソールボツクス８の例えば押釦スイツ
チSW0′を操作すると、ケーブル１３を介してロ
ジツクレベル“１”がはかり本体７側の接続端子
d0をロジツクレベル“１”に反転させ、チツプ９
の制御端子AAをロジツクレベル“１”に反転さ
せる。制御端子AAがロジツクレベル“１”に反
転することによつて前記処理装置１の入力端子
K1には、チツプ９のアナログ・スイツチSWaを
介して前記出力端子R1に出力されているタイミ
ングに信号が入力され、処理装置１が入力データ
“０”のキーインを読取る。このようにはかり本
体側に設けたチツプ９〜１２の各制御端子AA〜
DDをコンソールボツクス８の押釦スイツチ
SW0′〜SWs′によつて制御するため、処理装置１
のシステムをそのままにして入力データの遠隔操
作を行える。しかもケーブル１３が取扱う信号は
定常的な直流信号であるため、波形のなまり等が
原因で入力データの信頼性が低下すると云つた従
来の問題が発生するものでない。
おいてコンソールボツクス８の例えば押釦スイツ
チSW0′を操作すると、ケーブル１３を介してロ
ジツクレベル“１”がはかり本体７側の接続端子
d0をロジツクレベル“１”に反転させ、チツプ９
の制御端子AAをロジツクレベル“１”に反転さ
せる。制御端子AAがロジツクレベル“１”に反
転することによつて前記処理装置１の入力端子
K1には、チツプ９のアナログ・スイツチSWaを
介して前記出力端子R1に出力されているタイミ
ングに信号が入力され、処理装置１が入力データ
“０”のキーインを読取る。このようにはかり本
体側に設けたチツプ９〜１２の各制御端子AA〜
DDをコンソールボツクス８の押釦スイツチ
SW0′〜SWs′によつて制御するため、処理装置１
のシステムをそのままにして入力データの遠隔操
作を行える。しかもケーブル１３が取扱う信号は
定常的な直流信号であるため、波形のなまり等が
原因で入力データの信頼性が低下すると云つた従
来の問題が発生するものでない。
以上説明のように本発明によると、マトリクス
に構成された入力回路の入力線に、順次タイミン
グ信号を出力し、前記入力回路の出力線から出力
される信号を前記タイミング信号に同期して読取
り、読取つた入力データに応じて所定の処理を実
施する電子式はかりにおいて、はかり本体側にお
いて前記各入力線と各出力線との間に、ロジツク
レベルでオン−オフ制御可能なアナログ・スイツ
チの各出力回路を介装し、該アナログ・スイツチ
の各ドライバ回路をはかり本体外部から制御する
よう構成し、アナログ・スイツチを介して入力回
路を遠隔操作するようにしたため、遠隔操作によ
つて入力データを与えることができ、しかもはか
り本体とはかり本体外部の入力装置とを接続する
ケーブルで取扱う信号は、処理装置のタイミング
信号にかかわりなく直流信号とすることができる
ため、入力データの信頼性を十分確保することが
できるものである。
に構成された入力回路の入力線に、順次タイミン
グ信号を出力し、前記入力回路の出力線から出力
される信号を前記タイミング信号に同期して読取
り、読取つた入力データに応じて所定の処理を実
施する電子式はかりにおいて、はかり本体側にお
いて前記各入力線と各出力線との間に、ロジツク
レベルでオン−オフ制御可能なアナログ・スイツ
チの各出力回路を介装し、該アナログ・スイツチ
の各ドライバ回路をはかり本体外部から制御する
よう構成し、アナログ・スイツチを介して入力回
路を遠隔操作するようにしたため、遠隔操作によ
つて入力データを与えることができ、しかもはか
り本体とはかり本体外部の入力装置とを接続する
ケーブルで取扱う信号は、処理装置のタイミング
信号にかかわりなく直流信号とすることができる
ため、入力データの信頼性を十分確保することが
できるものである。
第１図は従来の電子式料金はかり構成図、第２
図は本発明の説明図、第３図ははかり本体側とは
かり本体外部の入力装置との接続図、第４図は第
３図の説明図である。 l1，l2，l3，l4……入力線、l10，l20，l30，l40…
…出力線、R0，R1，R2，R3……処理装置１の出
力端子、K1，K2，K4，K8……処理装置１の入力
端子、SWa，SWb，SWc，SWd……アナログ・ス
イツチ、７……はかり本体、８……コンソールボ
ツクス、９〜１２……アナログ・スイツチSWa〜
SWdを内蔵するチツプ、１３……ケーブル。
図は本発明の説明図、第３図ははかり本体側とは
かり本体外部の入力装置との接続図、第４図は第
３図の説明図である。 l1，l2，l3，l4……入力線、l10，l20，l30，l40…
…出力線、R0，R1，R2，R3……処理装置１の出
力端子、K1，K2，K4，K8……処理装置１の入力
端子、SWa，SWb，SWc，SWd……アナログ・ス
イツチ、７……はかり本体、８……コンソールボ
ツクス、９〜１２……アナログ・スイツチSWa〜
SWdを内蔵するチツプ、１３……ケーブル。
Claims (1)
- １ マトリクスに構成された入力回路の入力線に
順次タイミング信号を出力し、前記入力回路の出
力線から出力される信号を前記タイミング信号に
同期して読取り、読取つた入力データに応じて所
定の処理を実施する電子式はかりであつて、はか
り本体側において前記各入力線と各出力線との間
に、ロジツクレベルでオン−オフ制御可能なアナ
ログ・スイツチの各出力回路を介装し、該アナロ
グ・スイツチの各ドライバ回路とはかり本体外部
の入力装置とを有線で結合し、前記入力装置によ
つてはかり本体側の前記ドライバ回路に直流電圧
を印加することを特徴とする電子式はかり。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14755679A JPS5670420A (en) | 1979-11-13 | 1979-11-13 | Electronic balance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14755679A JPS5670420A (en) | 1979-11-13 | 1979-11-13 | Electronic balance |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5670420A JPS5670420A (en) | 1981-06-12 |
| JPS6337328B2 true JPS6337328B2 (ja) | 1988-07-25 |
Family
ID=15433000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14755679A Granted JPS5670420A (en) | 1979-11-13 | 1979-11-13 | Electronic balance |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5670420A (ja) |
-
1979
- 1979-11-13 JP JP14755679A patent/JPS5670420A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5670420A (en) | 1981-06-12 |
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