JPS6155708B2 - - Google Patents
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- JPS6155708B2 JPS6155708B2 JP13196380A JP13196380A JPS6155708B2 JP S6155708 B2 JPS6155708 B2 JP S6155708B2 JP 13196380 A JP13196380 A JP 13196380A JP 13196380 A JP13196380 A JP 13196380A JP S6155708 B2 JPS6155708 B2 JP S6155708B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
本発明はアクセス制御方式に関し、特に複数の
ベクトルデータメモリから読出してベクトルレジ
スタにセツトする場合、アクセス回数を減少する
ために、メモリに対し単一の要求によつて、複数
個のデータを読み出すことが可能とするアクセス
（以下パラアクセスと呼ぶことにする）を行なう
ようにしたアクセス制御方式に関するものであ
る。
ベクトルデータメモリから読出してベクトルレジ
スタにセツトする場合、アクセス回数を減少する
ために、メモリに対し単一の要求によつて、複数
個のデータを読み出すことが可能とするアクセス
（以下パラアクセスと呼ぶことにする）を行なう
ようにしたアクセス制御方式に関するものであ
る。
ベクトル演算を行なう場合、通常はベクトル演
算に必要なベクトルデータは比較的アクセスの遅
いメモリ・ストレージ・ユニツト（MSU）に格
納されている。演算器がMSUから直接これらの
ベクトルデータを順次読出して演算を行うとすれ
ば、その演算速度が遅くなる。それ故、高速にア
クセスできるベクトルレジスタを設け、ベクトル
レジスタに演算に必要な多数のベクトルデータを
MSUからあらかじめ読出してセツトしておき、
このセツトされたベクトルデータを使用してベク
トル演算が行なわれている。
算に必要なベクトルデータは比較的アクセスの遅
いメモリ・ストレージ・ユニツト（MSU）に格
納されている。演算器がMSUから直接これらの
ベクトルデータを順次読出して演算を行うとすれ
ば、その演算速度が遅くなる。それ故、高速にア
クセスできるベクトルレジスタを設け、ベクトル
レジスタに演算に必要な多数のベクトルデータを
MSUからあらかじめ読出してセツトしておき、
このセツトされたベクトルデータを使用してベク
トル演算が行なわれている。
第１図はシステム構成の一例を示し、１は中央
処理装置、２はベクトル処理装置である。ベクト
ル処理装置２でベクトル命令が実行される。この
ベクトル命令にもとづき命令制御部５は起動信号
とともにベクトルデータa0の論理アドレスLA、
ベクトルデータa0，a1，a2……ａoが格納されて
いる間隔を示す要素間距離ａ、読出すべきベクト
ルデータ数VL、読出したベクトルデータをセツ
トすべきベクトルレジスタ７のベクトルレジスタ
番号、アクセスオペレーシヨン等をアクセス制御
部６に対し伝達する。アクセス制御部６はこれに
よりベクトルデータa0，a1，……ａoのアドレス
を論理アドレスLAと要素間距離ｄの値から順次
作成してメモリ制御装置３に対し必要とするベク
トルデータ数だけアクセス要求を行なう。メモリ
制御装置３では中央処理装置１またはベクトル処
理装置２からの要求に対し、いずれか選択して
MSU４へ読出し要求アドレスを送出する。かく
して読出したベクトルデータa0，a1……ａoをベ
クトルレジスタ７の所定の位置にセツトし、これ
にもとづき演算実行部８によりベクトル演算が行
なわれることになる。したがつて、MSU４から
上記ベクトルデータa0，a1……ａoを読出すため
にこれらのベクトルデータ毎にアクセス要求を行
なわなければならず、アクセス回数が非常に多く
なるという問題が存在する。また転送量を増加さ
せるために多くの物量が必要となるという欠点が
あつた。
処理装置、２はベクトル処理装置である。ベクト
ル処理装置２でベクトル命令が実行される。この
ベクトル命令にもとづき命令制御部５は起動信号
とともにベクトルデータa0の論理アドレスLA、
ベクトルデータa0，a1，a2……ａoが格納されて
いる間隔を示す要素間距離ａ、読出すべきベクト
ルデータ数VL、読出したベクトルデータをセツ
トすべきベクトルレジスタ７のベクトルレジスタ
番号、アクセスオペレーシヨン等をアクセス制御
部６に対し伝達する。アクセス制御部６はこれに
よりベクトルデータa0，a1，……ａoのアドレス
を論理アドレスLAと要素間距離ｄの値から順次
作成してメモリ制御装置３に対し必要とするベク
トルデータ数だけアクセス要求を行なう。メモリ
制御装置３では中央処理装置１またはベクトル処
理装置２からの要求に対し、いずれか選択して
MSU４へ読出し要求アドレスを送出する。かく
して読出したベクトルデータa0，a1……ａoをベ
クトルレジスタ７の所定の位置にセツトし、これ
にもとづき演算実行部８によりベクトル演算が行
なわれることになる。したがつて、MSU４から
上記ベクトルデータa0，a1……ａoを読出すため
にこれらのベクトルデータ毎にアクセス要求を行
なわなければならず、アクセス回数が非常に多く
なるという問題が存在する。また転送量を増加さ
せるために多くの物量が必要となるという欠点が
あつた。
したがつて本発明ではMSUに対してアクセス
する場合、パラアクセスすることによりアクセス
回数を減少するようにし、さらに物量を増加させ
ることなく転送量を増加させることが可能とした
アクセス制御方式を提供することを目的とするも
のであつて、このために本発明におけるアクセス
制御方式では、ベクトルデータが格納されるメモ
リとこのメモリから読出されたベクトルデータが
セツトされるベクトルレジスタとこのベクトルレ
ジスタにセツトされたベクトルデータにもとづき
演算を行なう演算手段を備えたデータ処理装置に
おいて、ベクトルデータの要素間距離と最初のエ
レメントのアドレスとによりアドレスを発生し、
ベクトルデータをアクセスするデータアクセス制
御方式であつて、複数のアドレス発生手段および
対応する複数のリクエスト手段とベクトルデータ
の要素間距離が所定の大きさ以下であることを検
出する手段とを設け、ベクトルデータの要素間距
離が所定の大きさ以下であることを検出した場合
には複数のアドレス発生手段およびリクエスト手
段のうちの１組によりパラアクセス制御を行なう
ことを特徴とする。
する場合、パラアクセスすることによりアクセス
回数を減少するようにし、さらに物量を増加させ
ることなく転送量を増加させることが可能とした
アクセス制御方式を提供することを目的とするも
のであつて、このために本発明におけるアクセス
制御方式では、ベクトルデータが格納されるメモ
リとこのメモリから読出されたベクトルデータが
セツトされるベクトルレジスタとこのベクトルレ
ジスタにセツトされたベクトルデータにもとづき
演算を行なう演算手段を備えたデータ処理装置に
おいて、ベクトルデータの要素間距離と最初のエ
レメントのアドレスとによりアドレスを発生し、
ベクトルデータをアクセスするデータアクセス制
御方式であつて、複数のアドレス発生手段および
対応する複数のリクエスト手段とベクトルデータ
の要素間距離が所定の大きさ以下であることを検
出する手段とを設け、ベクトルデータの要素間距
離が所定の大きさ以下であることを検出した場合
には複数のアドレス発生手段およびリクエスト手
段のうちの１組によりパラアクセス制御を行なう
ことを特徴とする。
以下本発明の一実施例を第２図乃至第４図にも
とづき説明する。
とづき説明する。
第２図は本発明の一実施例概略図、第３図はそ
のデータ系の詳細図、第４図はアドレス発生系の
詳細図である。
のデータ系の詳細図、第４図はアドレス発生系の
詳細図である。
図中他図と同符号部は同一部分を示し、３′は
メモリ制御装置、５は命令制御部、５−１は要素
間距離識別部、５−２は命令発信制御部、６′は
アクセス制御部、９はアクセスパイプＡデータ処
理部、１０はアクセスパイプＢデータ処理部、１
１はアドレス送出部、１２はアドレス発生制御回
路、１３−０〜１３−７はエラーチエツク回路、
１４−０〜１４−７はエラー訂正部、１５−０〜
１５−７は各バスのポート、１６−０〜１６−３
はアドレス演算回路、１７−０〜１７−３は論理
アドレスレジスタ、１８−０〜１８−３はデイス
タンスレジスタ、１９−０〜１９−３はアドレス
変換回路、２０−０〜２０−３はアドレス出力レ
ジスタである。
メモリ制御装置、５は命令制御部、５−１は要素
間距離識別部、５−２は命令発信制御部、６′は
アクセス制御部、９はアクセスパイプＡデータ処
理部、１０はアクセスパイプＢデータ処理部、１
１はアドレス送出部、１２はアドレス発生制御回
路、１３−０〜１３−７はエラーチエツク回路、
１４−０〜１４−７はエラー訂正部、１５−０〜
１５−７は各バスのポート、１６−０〜１６−３
はアドレス演算回路、１７−０〜１７−３は論理
アドレスレジスタ、１８−０〜１８−３はデイス
タンスレジスタ、１９−０〜１９−３はアドレス
変換回路、２０−０〜２０−３はアドレス出力レ
ジスタである。
第２図において、メモリ制御装置３′は、メモ
リ制御装置３と同様にMSU４に対するアクセス
制御を行なうものであるが、アドレス発生制御回
路１２からの制御信号にもとづき、通常のアクセ
ス制御の外にMSUをパラアクセスするパラアク
セス制御を行なうことを可能としている。ここで
パラアクセスとは、一回のアクセス要求で、アク
セス先のアドレスから一定範囲内のアドレスに格
納された複数のデータを並行して同時にアクセス
するものである。図示のものでは、アクセスパイ
プＡデータ処理部９およびアクセスパイプＢデー
タ処理部１０とメモリ制御装置３′との間にそれ
ぞれ４本のバスからなるA0およびB0のアクセス
パイプが設けられており、各アクセスバスのバス
幅は、例えば８バイトである。それ故、パラアク
セスの場合には、一回のアクセス要求によりこれ
ら４本のアクセスバスから伝達されるデータは例
えば32バイトとなる。このときエレメント数は、
データを８バイト単位で扱う８バイト命令の場合
には要素間距離が８バイトであれば最大転送可能
なエレメント数は４エレメントであり、４バイト
単位で扱う４バイト命令の場合には要素間距離が
８バイトであれば最大転送可能なエレメント数は
４エレメントであり、要素間距離が４バイトあれ
ば最大転送可能なエレメント数は８エレメントで
あり、１バイト単位で扱う１バイト命令の場合に
は同様に最大32エレメントとなる。ベクトルレジ
スタ７の１エレメントは例えば８バイト単位であ
るので、１バイト命令として処理される時は上位
７バイトに「０」を記入し、４バイト命令として
処理されるときは上位４バイトあるいは下位４バ
イトに「０」を記入してベクトルレジスタにセツ
トすることになる。またベクトルレジスタ７に対
するバスは、アクセスパイプＡデータ処理部９お
よびアクセスパイプＢデータ処理部１０からそれ
ぞれ８バイト幅のバスが４本設けられているの
で、ベクトルレジスタ７に対しては一回に４エレ
メント伝達できることになる。
リ制御装置３と同様にMSU４に対するアクセス
制御を行なうものであるが、アドレス発生制御回
路１２からの制御信号にもとづき、通常のアクセ
ス制御の外にMSUをパラアクセスするパラアク
セス制御を行なうことを可能としている。ここで
パラアクセスとは、一回のアクセス要求で、アク
セス先のアドレスから一定範囲内のアドレスに格
納された複数のデータを並行して同時にアクセス
するものである。図示のものでは、アクセスパイ
プＡデータ処理部９およびアクセスパイプＢデー
タ処理部１０とメモリ制御装置３′との間にそれ
ぞれ４本のバスからなるA0およびB0のアクセス
パイプが設けられており、各アクセスバスのバス
幅は、例えば８バイトである。それ故、パラアク
セスの場合には、一回のアクセス要求によりこれ
ら４本のアクセスバスから伝達されるデータは例
えば32バイトとなる。このときエレメント数は、
データを８バイト単位で扱う８バイト命令の場合
には要素間距離が８バイトであれば最大転送可能
なエレメント数は４エレメントであり、４バイト
単位で扱う４バイト命令の場合には要素間距離が
８バイトであれば最大転送可能なエレメント数は
４エレメントであり、要素間距離が４バイトあれ
ば最大転送可能なエレメント数は８エレメントで
あり、１バイト単位で扱う１バイト命令の場合に
は同様に最大32エレメントとなる。ベクトルレジ
スタ７の１エレメントは例えば８バイト単位であ
るので、１バイト命令として処理される時は上位
７バイトに「０」を記入し、４バイト命令として
処理されるときは上位４バイトあるいは下位４バ
イトに「０」を記入してベクトルレジスタにセツ
トすることになる。またベクトルレジスタ７に対
するバスは、アクセスパイプＡデータ処理部９お
よびアクセスパイプＢデータ処理部１０からそれ
ぞれ８バイト幅のバスが４本設けられているの
で、ベクトルレジスタ７に対しては一回に４エレ
メント伝達できることになる。
このように要素間距離が例えば８バイト以下の
アクセスであれば１つのアクセス要求に対し複数
の要素を伝達することを可能とし、これを前述し
ているようにパラアクセスとする。これに対し
て、例えば要素間距離が８バイトをこえるような
アクセスは、MSUに格納されているデータが離
散的であるため１つのアクセス要求に対し１要素
を転送するような要素単位のアクセスとする。こ
のとき、MCU３′に対してのアクセス要求は、
MCU３′とアドレス発生部からのバスで接続され
る本数のアクセス要求（アドレス発生部１１で発
生されるアドレスはＡ〜Ｄの４組）を行うことを
可能とし、たとえばアクセスパイプＡデータ処理
部９の転送量に見合うだけのアクセス要求を発生
することを可能としている。
アクセスであれば１つのアクセス要求に対し複数
の要素を伝達することを可能とし、これを前述し
ているようにパラアクセスとする。これに対し
て、例えば要素間距離が８バイトをこえるような
アクセスは、MSUに格納されているデータが離
散的であるため１つのアクセス要求に対し１要素
を転送するような要素単位のアクセスとする。こ
のとき、MCU３′に対してのアクセス要求は、
MCU３′とアドレス発生部からのバスで接続され
る本数のアクセス要求（アドレス発生部１１で発
生されるアドレスはＡ〜Ｄの４組）を行うことを
可能とし、たとえばアクセスパイプＡデータ処理
部９の転送量に見合うだけのアクセス要求を発生
することを可能としている。
アドレス発生部Ａは、第４図に示す如く、アド
レス演算回路１６−０、論理アドレスレジスタ１
７−０、デイスタンスレジスタ１８−０、アドレ
ス変換回路１９−０およびアドレス出力レジスタ
２０−０が設けられている。いま、命令制御部５
から、アクセス先のベクトルデータを示す論理ア
ドレスLAと要素間距離ｄが印加されたとき、こ
れらのデータはそれぞれ論理アドレスレジスタ１
７−０およびデイスタンスレジスタ１８−０にセ
ツトされる。これにもとづきアドレス演算回路１
６−０が順次アドレス計算を行ない、この演算結
果が論理アドレスレジスタ１７−０にセツトされ
る。この時アドレス演算回路１６−０、論理アド
レスレジスタ１７−０、デイスタンスレジスタ１
８−０によつて順次アドレス計算を実行している
時は、アドレス発生制御回路により命令発信制御
部５−２に対してアドレス発生部が動作中である
ことを、アクセスパイプＡアドレス発生動作信号
もしくはアドレス発生部Ｂについてはアクセスパ
イプＢアドレス発生動作信号によつて通知され
る。
レス演算回路１６−０、論理アドレスレジスタ１
７−０、デイスタンスレジスタ１８−０、アドレ
ス変換回路１９−０およびアドレス出力レジスタ
２０−０が設けられている。いま、命令制御部５
から、アクセス先のベクトルデータを示す論理ア
ドレスLAと要素間距離ｄが印加されたとき、こ
れらのデータはそれぞれ論理アドレスレジスタ１
７−０およびデイスタンスレジスタ１８−０にセ
ツトされる。これにもとづきアドレス演算回路１
６−０が順次アドレス計算を行ない、この演算結
果が論理アドレスレジスタ１７−０にセツトされ
る。この時アドレス演算回路１６−０、論理アド
レスレジスタ１７−０、デイスタンスレジスタ１
８−０によつて順次アドレス計算を実行している
時は、アドレス発生制御回路により命令発信制御
部５−２に対してアドレス発生部が動作中である
ことを、アクセスパイプＡアドレス発生動作信号
もしくはアドレス発生部Ｂについてはアクセスパ
イプＢアドレス発生動作信号によつて通知され
る。
演算結果が論理アドレスレジスタにセツトされ
るとアドレス変換回路１９−０で論理アドレスが
物理アドレスに変換され、このようにして得られ
たアクセス先であるMSUの物理アドレスがアド
レス出力レジスタ２０−０にセツトされ、この物
理アドレスがアドレスバスA1に送出されること
になる。そしてアドレス発生部Ｂ〜アドレス発生
部Ｄも、上記アドレス発生部Ａと同様に構成され
ている。
るとアドレス変換回路１９−０で論理アドレスが
物理アドレスに変換され、このようにして得られ
たアクセス先であるMSUの物理アドレスがアド
レス出力レジスタ２０−０にセツトされ、この物
理アドレスがアドレスバスA1に送出されること
になる。そしてアドレス発生部Ｂ〜アドレス発生
部Ｄも、上記アドレス発生部Ａと同様に構成され
ている。
アドレス発生制御回路１２はアドレス送出部１
１に対応してメモリ制御装置３′に対するアクセ
ス要求信号と、データバスを制御するバス制御信
号を発生するとともに、アクセス命令がたとえば
８バイト以下の要素間距離のものか否かを識別す
るデイスタンス識別回路１２−０が設けられてい
る。そして要素間距離が８バイト以下の時には１
つのアクセス要求に対し、MSU４より読み出さ
れた複数個の要素をアクセスパイプＡデータ処理
部ないし、アクセスパイプＢデータ処理部で処理
するため、例えばアドレス発生部Ａでのアクセス
要求に対して読み出された複数個の要素はアクセ
スパプＡデータ処理部で処理し、さらにアクセス
パイプＢデータ処理部で処理出きるようにパラア
クセス制御をするようにしている。
１に対応してメモリ制御装置３′に対するアクセ
ス要求信号と、データバスを制御するバス制御信
号を発生するとともに、アクセス命令がたとえば
８バイト以下の要素間距離のものか否かを識別す
るデイスタンス識別回路１２−０が設けられてい
る。そして要素間距離が８バイト以下の時には１
つのアクセス要求に対し、MSU４より読み出さ
れた複数個の要素をアクセスパイプＡデータ処理
部ないし、アクセスパイプＢデータ処理部で処理
するため、例えばアドレス発生部Ａでのアクセス
要求に対して読み出された複数個の要素はアクセ
スパプＡデータ処理部で処理し、さらにアクセス
パイプＢデータ処理部で処理出きるようにパラア
クセス制御をするようにしている。
また、要素間距離が８バイトをこえる場合には
MSU４に格納されているデータや離散的である
ため１つのアクセス要求に対し、１要素を転送す
るような各要素単位のアクセスが行なわれる。こ
の場合例えばアクセスパイプＡデータ処理部で処
理されるデータはアドレス発生部Ａ−Ｄ全てを使
用して複数の要素に対応したアクセス要求を出す
ように制御される。アドレス発生制御回路は、
MCU３′に対しパラアクセスでアクセス要求が行
なわれるか要素単位のアクセスでアクセス要求が
行なわれるかを制御している。
MSU４に格納されているデータや離散的である
ため１つのアクセス要求に対し、１要素を転送す
るような各要素単位のアクセスが行なわれる。こ
の場合例えばアクセスパイプＡデータ処理部で処
理されるデータはアドレス発生部Ａ−Ｄ全てを使
用して複数の要素に対応したアクセス要求を出す
ように制御される。アドレス発生制御回路は、
MCU３′に対しパラアクセスでアクセス要求が行
なわれるか要素単位のアクセスでアクセス要求が
行なわれるかを制御している。
いまデータ処理に際して命令制御部５から起動
信号が発生される場合、命令制御部５では発信し
ようとするアクセス命令の要素間距離が要素間距
離識別部５−１によつて識別される。もし、８バ
イト以下のパラアクセスの場合は、アクセスパイ
プＡデータ処理部に対応するアドレス発生部Ａが
空いているかどうかを示すアクセスパイプＡアド
レス発生動作信号が動作中でないか、もしくはア
ドレス発生部Ｂが空いているかどうかを示すアク
セスパイプＢアドレス発生動作信号が動作中でな
いかを調査し、もし両方の信号が動作中である時
は命令の発信が命令発信制御部５−２によつて保
留される。いずれか一方が動作中でないことが判
明した時、動作中でないアクセスパイプに対して
命令の発信が行なわれる。８バイトをこえる場合
は両方のアクセスパイプアドレス発生動作信号が
動作中でない時、発信が行なわれる。
信号が発生される場合、命令制御部５では発信し
ようとするアクセス命令の要素間距離が要素間距
離識別部５−１によつて識別される。もし、８バ
イト以下のパラアクセスの場合は、アクセスパイ
プＡデータ処理部に対応するアドレス発生部Ａが
空いているかどうかを示すアクセスパイプＡアド
レス発生動作信号が動作中でないか、もしくはア
ドレス発生部Ｂが空いているかどうかを示すアク
セスパイプＢアドレス発生動作信号が動作中でな
いかを調査し、もし両方の信号が動作中である時
は命令の発信が命令発信制御部５−２によつて保
留される。いずれか一方が動作中でないことが判
明した時、動作中でないアクセスパイプに対して
命令の発信が行なわれる。８バイトをこえる場合
は両方のアクセスパイプアドレス発生動作信号が
動作中でない時、発信が行なわれる。
命令制御部５の命令発信制御部５−２より起動
信号が発信され、同時にアクセス制御部６′に対
してアクセス先のベクトルデータの先頭アドレス
（論理アドレス）LA、要素間距離ｄ、要素数
VL、ベクトルレジスタ番号、アクセスオペレー
シヨン等が伝達される。これによりアドレス発生
制御回路１２のデイスタンス識別回路１２−０が
上記要素間距離が８バイト以下か否かを識別す
る。そして８バイト以下の場合にはパラアクセス
が行なわれるようにアドレス発生制御回路１２に
よつて制御が行なわれる。
信号が発信され、同時にアクセス制御部６′に対
してアクセス先のベクトルデータの先頭アドレス
（論理アドレス）LA、要素間距離ｄ、要素数
VL、ベクトルレジスタ番号、アクセスオペレー
シヨン等が伝達される。これによりアドレス発生
制御回路１２のデイスタンス識別回路１２−０が
上記要素間距離が８バイト以下か否かを識別す
る。そして８バイト以下の場合にはパラアクセス
が行なわれるようにアドレス発生制御回路１２に
よつて制御が行なわれる。
(1) このパラアクセスが行なわれる場合、命令制
御部５では、発信する時点において、要素間距
離識別部５−１であらかじめ８バイト以下であ
ることを検出し、アクセスパイプＡアドレス発
生動作信号もしくは、アクセスパイプＢアドレ
ス発生動作信号のいずれかが動作中でないかも
しくはいずれも動作中でないことを調査し、動
作中でないアクセスパイプのアドレス発生部に
対してオペレーシヨンが発信される。発信され
たオペレーシヨンは、もしアクセスパイプＡに
発信が行なわれるとアドレス発生部Ａを使用し
てアドレス発生が行なわれ、オペレーシヨンは
アクセスパイプＡデータ処理部のバスA0を使
用してデータ転送が行なわれる。このときアド
レス発生制御回路１２はメモリ制御装置３′に
対してアドレスバスA1だけで命令を実行して
いることを伝える。このときアドレス発生部Ａ
では上記先頭アドレスLA、要素間距離ｄおよ
び要素数VLにもとづき、そのアドレス演算回
路１６−０によりアクセス先の論理アドレスが
順次算出され、この論理アドレスがアドレス変
換回路１９−０により物理アドレスに変換され
る。アクセス先の論理アドレスを順次算出して
いる間、アドレス発生部ＡがアクセスパイプＡ
によつて使用中であることを命令発信制御部５
−２に対してアクセスパイプＡアドレス発生動
作信号によつて通知される。そしてこのように
して順次得られた物理アドレスがアドレス出力
レジスタ２０−０を経由してアドレスバスA1
に伝達され、これと同時にアクセス要求信号
RQA及びバス制御信号をメモリ制御装置に伝
達する。これにもとづきメモリ制御装置３′は
MSU４をアクセスし、必要とするベクトルデ
ータを順次読出す。MSU４は、第３図に示す
如く、複数のメモリモジユール４−０，４−１
……４−７により構成され、図示番号で示した
アドレスの如く、格納データはインタリーブさ
れ、またダブルワードアドレスで各メモリモジ
ユールに格納されている。そしてMSU４から
読出されたベクトルデータは、メモリ制御装置
３′において、１３−０，１３−１，……１３
−７でシンドローム発生が行なわれ、これにも
とづき読出したベクトルデータに訂正可能なエ
ラーが存在する場合、エラー訂正部１４−０，
１４−１，……１４−７にてエラーが訂正され
る。そしてポート１５−０，１５−２，１５−
４および１５−６のいずれかにアクセス要求信
号と共に送出されたバス制御信号によつて選択
された後に伝達され、アクセスパイプＡの転送
バスA0を経由してアクセスパイプＡデータ処
理部９に伝達され、ベクトルレジスタ７にセツ
トされる。このようにして１アクセス要求に対
してアクセスパイプＡの転送バスA0の32バイ
ト分だけのベクトルデータを読出すことができ
る。勿論アドレス発生部Ａに起動が行なわれな
く、Ｂに起動が行なわれる場合にはアクセスパ
イプＢの転送バスB0を使用して上記の如くベ
クトルデータが送出されるものである。勿論こ
の場合にはメモリ制御装置３′に対してアドレ
スバスB1および要求信号RQB及びバス制御信
号によつて命令を実行することが伝達され、パ
ラアクセスがアドレスバスB1から伝達される
アドレス情報により実行されることがメモリ制
御装置３′で認識されることになる。
御部５では、発信する時点において、要素間距
離識別部５−１であらかじめ８バイト以下であ
ることを検出し、アクセスパイプＡアドレス発
生動作信号もしくは、アクセスパイプＢアドレ
ス発生動作信号のいずれかが動作中でないかも
しくはいずれも動作中でないことを調査し、動
作中でないアクセスパイプのアドレス発生部に
対してオペレーシヨンが発信される。発信され
たオペレーシヨンは、もしアクセスパイプＡに
発信が行なわれるとアドレス発生部Ａを使用し
てアドレス発生が行なわれ、オペレーシヨンは
アクセスパイプＡデータ処理部のバスA0を使
用してデータ転送が行なわれる。このときアド
レス発生制御回路１２はメモリ制御装置３′に
対してアドレスバスA1だけで命令を実行して
いることを伝える。このときアドレス発生部Ａ
では上記先頭アドレスLA、要素間距離ｄおよ
び要素数VLにもとづき、そのアドレス演算回
路１６−０によりアクセス先の論理アドレスが
順次算出され、この論理アドレスがアドレス変
換回路１９−０により物理アドレスに変換され
る。アクセス先の論理アドレスを順次算出して
いる間、アドレス発生部ＡがアクセスパイプＡ
によつて使用中であることを命令発信制御部５
−２に対してアクセスパイプＡアドレス発生動
作信号によつて通知される。そしてこのように
して順次得られた物理アドレスがアドレス出力
レジスタ２０−０を経由してアドレスバスA1
に伝達され、これと同時にアクセス要求信号
RQA及びバス制御信号をメモリ制御装置に伝
達する。これにもとづきメモリ制御装置３′は
MSU４をアクセスし、必要とするベクトルデ
ータを順次読出す。MSU４は、第３図に示す
如く、複数のメモリモジユール４−０，４−１
……４−７により構成され、図示番号で示した
アドレスの如く、格納データはインタリーブさ
れ、またダブルワードアドレスで各メモリモジ
ユールに格納されている。そしてMSU４から
読出されたベクトルデータは、メモリ制御装置
３′において、１３−０，１３−１，……１３
−７でシンドローム発生が行なわれ、これにも
とづき読出したベクトルデータに訂正可能なエ
ラーが存在する場合、エラー訂正部１４−０，
１４−１，……１４−７にてエラーが訂正され
る。そしてポート１５−０，１５−２，１５−
４および１５−６のいずれかにアクセス要求信
号と共に送出されたバス制御信号によつて選択
された後に伝達され、アクセスパイプＡの転送
バスA0を経由してアクセスパイプＡデータ処
理部９に伝達され、ベクトルレジスタ７にセツ
トされる。このようにして１アクセス要求に対
してアクセスパイプＡの転送バスA0の32バイ
ト分だけのベクトルデータを読出すことができ
る。勿論アドレス発生部Ａに起動が行なわれな
く、Ｂに起動が行なわれる場合にはアクセスパ
イプＢの転送バスB0を使用して上記の如くベ
クトルデータが送出されるものである。勿論こ
の場合にはメモリ制御装置３′に対してアドレ
スバスB1および要求信号RQB及びバス制御信
号によつて命令を実行することが伝達され、パ
ラアクセスがアドレスバスB1から伝達される
アドレス情報により実行されることがメモリ制
御装置３′で認識されることになる。
以上の説明から明らかなように、アクセスパ
イプＡとアクセスパイプＢとは別々のオペレー
シヨンに対して、各々独立にパラアクセスが可
能である。
イプＡとアクセスパイプＢとは別々のオペレー
シヨンに対して、各々独立にパラアクセスが可
能である。
(2) しかしながら要素間距離識別部５−１が要素
間距離を８バイト越えたアクセスオペレーシヨ
ンと識別した場合には、パラアクセス制御は行
なわず、アドレス発生部Ａ〜Ｄを使用して、１
つのアクセス要求に対して１要素のデータを転
送するような各要素単位のアクセスを行うよ
う、離散的なアドレスの発生が行なわれる。こ
のため、命令発信制御部５−２ではアクセスパ
イプＡアドレス発生動作信号及びアクセスパイ
プＢアドレス発生動作信号が共に動作中でない
時アクセス命令の発信が可能となる。この場合
には、アドレス発生制御回路１２はアドレス発
生部Ａ〜Ｄから一度に４エレメントのアドレス
（先ず、LA、LA＋Ｄ、LA＋2D、LA＋3D、次
にLA＋4D、LA＋5D、LA＋6D、LA＋7Dとな
るように）を発生する。このときメモリ制御装
置３′に対しては４本の各バスに対応するアド
レスバスA1〜D1とアクセス要求信号RQA〜
RQDによつてアドレスを伝達すると共にバス
制御信号によておよびアクセスパイプＡで実行
していることを認識させ、データ転送される時
点でアクセスパイプＡデータ処理部にデータを
転送するように制御される。データは４本のリ
クエスト手段RQA〜RQDに対応してアクセス
され、１度に４エレメント分のデータが処理さ
れる。しかしながらアドレスによりメモリがぶ
つかる場合にはアクセスが遅れる。前述のパラ
アクセスになる場合にはメモリの連続領域への
アクセスとなる為、自分自身のアクセスでぶつ
かるようなことはない。
間距離を８バイト越えたアクセスオペレーシヨ
ンと識別した場合には、パラアクセス制御は行
なわず、アドレス発生部Ａ〜Ｄを使用して、１
つのアクセス要求に対して１要素のデータを転
送するような各要素単位のアクセスを行うよ
う、離散的なアドレスの発生が行なわれる。こ
のため、命令発信制御部５−２ではアクセスパ
イプＡアドレス発生動作信号及びアクセスパイ
プＢアドレス発生動作信号が共に動作中でない
時アクセス命令の発信が可能となる。この場合
には、アドレス発生制御回路１２はアドレス発
生部Ａ〜Ｄから一度に４エレメントのアドレス
（先ず、LA、LA＋Ｄ、LA＋2D、LA＋3D、次
にLA＋4D、LA＋5D、LA＋6D、LA＋7Dとな
るように）を発生する。このときメモリ制御装
置３′に対しては４本の各バスに対応するアド
レスバスA1〜D1とアクセス要求信号RQA〜
RQDによつてアドレスを伝達すると共にバス
制御信号によておよびアクセスパイプＡで実行
していることを認識させ、データ転送される時
点でアクセスパイプＡデータ処理部にデータを
転送するように制御される。データは４本のリ
クエスト手段RQA〜RQDに対応してアクセス
され、１度に４エレメント分のデータが処理さ
れる。しかしながらアドレスによりメモリがぶ
つかる場合にはアクセスが遅れる。前述のパラ
アクセスになる場合にはメモリの連続領域への
アクセスとなる為、自分自身のアクセスでぶつ
かるようなことはない。
以上説明の如く本発明によればアクセスすべき
要素間距離に応じてパラアクセスを行ない、一回
のアクセス要求に対し複数個のデータを並行して
同時にアクセスできるようにしたので、アクセス
回数を減少することができ、データ処理能率を向
上することができる。
要素間距離に応じてパラアクセスを行ない、一回
のアクセス要求に対し複数個のデータを並行して
同時にアクセスできるようにしたので、アクセス
回数を減少することができ、データ処理能率を向
上することができる。
第１図は従来のベクトルデータをアクセスする
場合の説明図、第２図は本発明の一実施例概略
図、第３図はそのデータ系の詳細図、第４図はそ
のアドレス発生の詳細図である。 図中、１は中央処理装置、２はベクトル処理装
置、３，３′はメモリ制御装置、４はメモリスト
レージ・ユニツト、４−０〜４−７はメモリモジ
ユール、５は命令制御部、６，６′はアクセス制
御部、７はベクトルレジスタ、８は演算実行部、
９はアクセスパイプＡデータ処理部、１０はアク
セスパイプＢデータ処理部、１１はアドレス送出
部、１２はアドレス発生制御回路、１３−０〜１
３−７はエラーチエツク回路、１４−０〜１４−
７はエラー訂正部、１５−０〜１５−７はポート
をそれぞれ示す。
場合の説明図、第２図は本発明の一実施例概略
図、第３図はそのデータ系の詳細図、第４図はそ
のアドレス発生の詳細図である。 図中、１は中央処理装置、２はベクトル処理装
置、３，３′はメモリ制御装置、４はメモリスト
レージ・ユニツト、４−０〜４−７はメモリモジ
ユール、５は命令制御部、６，６′はアクセス制
御部、７はベクトルレジスタ、８は演算実行部、
９はアクセスパイプＡデータ処理部、１０はアク
セスパイプＢデータ処理部、１１はアドレス送出
部、１２はアドレス発生制御回路、１３−０〜１
３−７はエラーチエツク回路、１４−０〜１４−
７はエラー訂正部、１５−０〜１５−７はポート
をそれぞれ示す。
Claims (1)
- １ ベクトルデータが格納されるメモリとこのメ
モリから読出されたベクトルデータがセツトされ
るベクトルレジスタとこのベクトルレジスタにセ
ツトされたベクトルデータにもとづき演算を行な
う演算手段を備えたデータ処理装置において、ベ
クトルデータの要素間距離と最初のエレメントの
アドレスとによりアドレスを発生し、ベクトルデ
ータをアクセスするデータアクセス制御方式であ
つて、複数のアドレス発生手段および対応する複
数のリクエスト手段と、ベクトルデータの要素間
距離が所定の大きさ以下であることを検出する手
段とを設け、ベクトルデータの要素間距離が所定
の大きさ以下であることを検出した場合には、複
数のアドレス発生手段およびリクエスト手段のう
ちの１組によりパラアクセス制御を行なうことを
特徴とするアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13196380A JPS5757370A (en) | 1980-09-22 | 1980-09-22 | Access control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13196380A JPS5757370A (en) | 1980-09-22 | 1980-09-22 | Access control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5757370A JPS5757370A (en) | 1982-04-06 |
| JPS6155708B2 true JPS6155708B2 (ja) | 1986-11-28 |
Family
ID=15070307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13196380A Granted JPS5757370A (en) | 1980-09-22 | 1980-09-22 | Access control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5757370A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8202096A (nl) * | 1982-05-21 | 1983-12-16 | Esmil Bv | Warmtewisselaar omvattende een stelsel granulaat bevattende verticale buizen. |
| JPS58205281A (ja) * | 1982-05-25 | 1983-11-30 | Toyo Commun Equip Co Ltd | 高速フ−リエ変換装置 |
| JPS59212977A (ja) * | 1983-05-18 | 1984-12-01 | Fujitsu Ltd | ベクトルデ−タ処理装置 |
| JPS6073786A (ja) * | 1983-09-29 | 1985-04-25 | Fujitsu Ltd | ベクトル・デ−タ処理装置 |
| JPS60217443A (ja) * | 1984-04-12 | 1985-10-31 | Nec Corp | 記憶制御方式 |
| JPS61202246A (ja) * | 1985-03-05 | 1986-09-08 | Fujitsu Ltd | メモリアクセス制御方式 |
| JPS61221964A (ja) * | 1985-03-28 | 1986-10-02 | Nec Corp | ベクトル．デ−タ処理装置 |
-
1980
- 1980-09-22 JP JP13196380A patent/JPS5757370A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5757370A (en) | 1982-04-06 |
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