JPS6337712A - 電界効果トランジスタの保護回路 - Google Patents
電界効果トランジスタの保護回路Info
- Publication number
- JPS6337712A JPS6337712A JP61179963A JP17996386A JPS6337712A JP S6337712 A JPS6337712 A JP S6337712A JP 61179963 A JP61179963 A JP 61179963A JP 17996386 A JP17996386 A JP 17996386A JP S6337712 A JPS6337712 A JP S6337712A
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- JP
- Japan
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- voltage
- fet
- diode
- drain
- gate
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電界効果トランジスタ（以下ＥＴと云う）の保
護回路に係り、特にインダクタンスを負荷とするＦＥＴ
に好適な保護回路に関する。
護回路に係り、特にインダクタンスを負荷とするＦＥＴ
に好適な保護回路に関する。
従来のＦＥＴの保護回路は日立パワーＭＯ５ＦＥＴデー
タブック（昭和５９年１０月発行）の第２２頁４．６項
から第２４頁４，７頁に記載されているようにＣＲスナ
バもしくはサージ吸収用アバランシェダイオードをドレ
イン・ソース間に用いて行なっていた。しかし経済的で
信頼性の高い装置としての配慮が十分なされていなかっ
た。
タブック（昭和５９年１０月発行）の第２２頁４．６項
から第２４頁４，７頁に記載されているようにＣＲスナ
バもしくはサージ吸収用アバランシェダイオードをドレ
イン・ソース間に用いて行なっていた。しかし経済的で
信頼性の高い装置としての配慮が十分なされていなかっ
た。
上記従来技術は例えばＩＯＡ、１００Ａ等の大電流を流
した場合、サージ吸収回路とＦｒ＝： ’ｔ’の接続の
ための配線にインダクタンスが力）す、トｊ’、”ｌ’
のような高速スイッチングにおいては（１００ｎｓ近辺
のターンオフタイムでト’ Ｅ ’ｒはスイッチングす
る。）小さなインダクタンスでもｄＩ／ｄｔが大きくな
るためＦＥＴに印加される゛電圧は大きくなるが、実用
性の高い耐圧回路については十分配慮されていなかった
。
した場合、サージ吸収回路とＦｒ＝： ’ｔ’の接続の
ための配線にインダクタンスが力）す、トｊ’、”ｌ’
のような高速スイッチングにおいては（１００ｎｓ近辺
のターンオフタイムでト’ Ｅ ’ｒはスイッチングす
る。）小さなインダクタンスでもｄＩ／ｄｔが大きくな
るためＦＥＴに印加される゛電圧は大きくなるが、実用
性の高い耐圧回路については十分配慮されていなかった
。
本発明の目的は経済的で信頼性の高いＦＥＴの保護回路
を容易に提供するにある。
を容易に提供するにある。
上記目的は、ＮチャンネルＦ Ｅ ’Ｆのドレイン、ゲ
ート間にツェナーダイオードと、該ツェナーダイオード
と逆方向に極性をもつダイオードの直列回路を設け、ゲ
ートに帰還をかけるツェナーダイオードによりＦ Ｅ
Ｔにてサージ電圧を消費させ、かつ耐圧以上の電圧がか
かる以前にゲートをオンしサージ電圧を下げることによ
って達成される。
ート間にツェナーダイオードと、該ツェナーダイオード
と逆方向に極性をもつダイオードの直列回路を設け、ゲ
ートに帰還をかけるツェナーダイオードによりＦ Ｅ
Ｔにてサージ電圧を消費させ、かつ耐圧以上の電圧がか
かる以前にゲートをオンしサージ電圧を下げることによ
って達成される。
ＦＥＴのゲイン・ドレイン間に直列接続されたダイオー
ドはゲートに印加される電圧がドレインに引っばられな
いように働き、一方ツェナーダイオードはＦＥＴがＯＦ
Ｆ時、即ち制御トランジスタがＯＮ時にＦ Ｅ Ｔに印
加されるサージエネルギーをＦＥＴのゲートに帰還しド
レイ・ゲート間の電圧を一定値以下にするように働く。
ドはゲートに印加される電圧がドレインに引っばられな
いように働き、一方ツェナーダイオードはＦＥＴがＯＦ
Ｆ時、即ち制御トランジスタがＯＮ時にＦ Ｅ Ｔに印
加されるサージエネルギーをＦＥＴのゲートに帰還しド
レイ・ゲート間の電圧を一定値以下にするように働く。
それによってＦＥＴにサージ電圧を消費し、かつ耐圧以
上の電圧がかかる以前にゲートをＯＮし、サージ電圧を
下げることが出来る。
上の電圧がかかる以前にゲートをＯＮし、サージ電圧を
下げることが出来る。
以下本発明の一実施例を第１図、第２図により説明する
。
。
バッテリＢとリアクタンスＬとＦＥＴのドレインＤ・ソ
ースＳ間は閉回路をなし、ＦＥＴのゲート・ソースＳ間
には制御トランジスタＴＲが接続されている＊ Ｒ１１
ＲＩＺはそれぞれ電流制限抵抗を示す、アノード同志を
結線したダイオードＤ１とツェナーダイオードＺＤＩの
直列素子回路のダイオード側の他の一端カソードはＦＥ
ＴのゲートＧに結線され、ツェナーダイオードのカソー
ドはドレインＤに結線されている。
ースＳ間は閉回路をなし、ＦＥＴのゲート・ソースＳ間
には制御トランジスタＴＲが接続されている＊ Ｒ１１
ＲＩＺはそれぞれ電流制限抵抗を示す、アノード同志を
結線したダイオードＤ１とツェナーダイオードＺＤＩの
直列素子回路のダイオード側の他の一端カソードはＦＥ
ＴのゲートＧに結線され、ツェナーダイオードのカソー
ドはドレインＤに結線されている。
今制御トランジスタ１゛ＲがＯＦＦすることによりＦＥ
Ｔ（７）ゲートＧ、ソースＳ間ニＦ Ｅ ＴがＯＮする
のに必要な電圧Ｖｃｃが印加される。第２図ではＮチャ
ンネルＦＥＴを示しており、ＦＥＴのＯＮ電圧が約１■
になるような電圧、約１０Ｖが印加されるように設定さ
れている。ダイオードＤ１はゲートＧに印加される電圧
がドレインＤに引っばられないようにするためのもので
、これを外すとＦＥＴのスレッシュホールド電圧ＶＴ１
１までドレイン・ソース間電圧ＶＯＳがあがり損失電力
が大きくなるため熱破壊にいたる。ツェナーダイオード
ＺＤ１はＦＥＴがＯＦＦ時、すなわち制御トランジスタ
ＴＲがＯＮ時にＦＥＴに印加されるサージエネルギーを
ＦＥＴのゲートＧに帰還し、ＦＥＴのＶｏｓを一定値以
下にする。
Ｔ（７）ゲートＧ、ソースＳ間ニＦ Ｅ ＴがＯＮする
のに必要な電圧Ｖｃｃが印加される。第２図ではＮチャ
ンネルＦＥＴを示しており、ＦＥＴのＯＮ電圧が約１■
になるような電圧、約１０Ｖが印加されるように設定さ
れている。ダイオードＤ１はゲートＧに印加される電圧
がドレインＤに引っばられないようにするためのもので
、これを外すとＦＥＴのスレッシュホールド電圧ＶＴ１
１までドレイン・ソース間電圧ＶＯＳがあがり損失電力
が大きくなるため熱破壊にいたる。ツェナーダイオード
ＺＤ１はＦＥＴがＯＦＦ時、すなわち制御トランジスタ
ＴＲがＯＮ時にＦＥＴに印加されるサージエネルギーを
ＦＥＴのゲートＧに帰還し、ＦＥＴのＶｏｓを一定値以
下にする。
この時の動作は、インダクタンスしに電流ＩＤＳが流れ
ている場合にドレイン・ソース間電圧は、ｔｏｚｚ ここでＶａ：バッテリー電圧 Ｌ ：インダクタンス Ｉｏｓ：電流 ｔｏｆｆ：ＦＥＴのＯＦＦ時間 で定まる電圧まではね上がろうとするがＶｏｓ＝ ＶＴ
Ｈ＋ ＶＤＩ ＋ ＶｚｎｔここでＶＴＨ：ＦＥＴのス
レッシュホールド時間 ＶＤＩ：ダイオードの順方向電圧 ＶＺＤＩ：ツェナー電圧 で定まる電圧に、クランプされる。
ている場合にドレイン・ソース間電圧は、ｔｏｚｚ ここでＶａ：バッテリー電圧 Ｌ ：インダクタンス Ｉｏｓ：電流 ｔｏｆｆ：ＦＥＴのＯＦＦ時間 で定まる電圧まではね上がろうとするがＶｏｓ＝ ＶＴ
Ｈ＋ ＶＤＩ ＋ ＶｚｎｔここでＶＴＨ：ＦＥＴのス
レッシュホールド時間 ＶＤＩ：ダイオードの順方向電圧 ＶＺＤＩ：ツェナー電圧 で定まる電圧に、クランプされる。
これは電圧が上がろうとするとツェナーダイオードを介
してゲートに電圧が印加さりＦＥＴがＯＮする帰還がか
かるためである。
してゲートに電圧が印加さりＦＥＴがＯＮする帰還がか
かるためである。
この時の各電圧、電流を横軸、時間にとった時の関係は
第３図のようになり、ＯＦＦ時のゲート電圧はほぼＦＥ
Ｔのスレッシュホールド電圧ＶＴ）ｌどなる。
第３図のようになり、ＯＦＦ時のゲート電圧はほぼＦＥ
Ｔのスレッシュホールド電圧ＶＴ）ｌどなる。
ツェナー電圧ＶｚｎはＦＥＴの耐圧以下にｖＤｓがなる
ように定める。
ように定める。
ツェナーダイオードに流れる電流ＩｚはＩ ｚ＝ ＶＴ
ＩＩ／ Ｒ１トナ’） 通常ＶＴＨ４Ｖ・Ｒ１ｉ！約２００からＴ ｚ ＝ ４
／ ２０ ＝ ０ 、２ Ａとなる。
ＩＩ／ Ｒ１トナ’） 通常ＶＴＨ４Ｖ・Ｒ１ｉ！約２００からＴ ｚ ＝ ４
／ ２０ ＝ ０ 、２ Ａとなる。
本実施例によれば小信号用のツェナーダイオード及びダ
イオードをもちいて、サージエネルギー吸取ができるた
め安価で構成できる。またサージ吸収回路にはＣ■クサ
ージアブソーバ等のように大電流を流さないため、配線
が簡単に済み、実用性の高いものとなる。
イオードをもちいて、サージエネルギー吸取ができるた
め安価で構成できる。またサージ吸収回路にはＣ■クサ
ージアブソーバ等のように大電流を流さないため、配線
が簡単に済み、実用性の高いものとなる。
尚、上記実施例では、ダイオードＤ１とツェナーダイオ
ードＺＤＩの結線はアノード同志を結線したものを示し
であるが、カソード同志を結線したもののダイオード側
をＦ Ｅ ＴのドレインＤに、ツェナーダイオードＺＤ
Ｉ側をゲートＧに接続しても同様の効果が期待できる６ 第４図は本発明をもちいたｔｆｊＩ機制御ＦＥＴの回路
の実施例を示す。
ードＺＤＩの結線はアノード同志を結線したものを示し
であるが、カソード同志を結線したもののダイオード側
をＦ Ｅ ＴのドレインＤに、ツェナーダイオードＺＤ
Ｉ側をゲートＧに接続しても同様の効果が期待できる６ 第４図は本発明をもちいたｔｆｊＩ機制御ＦＥＴの回路
の実施例を示す。
第５図にモータ電流Ｉｓ （Ａ）、ＦＥＴに流れる電流
Ｉｎ５（Ｂ）、ＦＥＴに印加される電圧Ｖｏｓ（Ｃ）を
示す。電動機ＭにＦＥＴ ＯＮ時に蓄えられたエネル
ギーはダイオードＤ１．Ｄｚにより還流される。
Ｉｎ５（Ｂ）、ＦＥＴに印加される電圧Ｖｏｓ（Ｃ）を
示す。電動機ＭにＦＥＴ ＯＮ時に蓄えられたエネル
ギーはダイオードＤ１．Ｄｚにより還流される。
本発明のツェナーダイオードＺＤ、、ＺＤ３及びダイオ
ードＤｚ、Ｄδにより上記実施例と同様の働きで、バッ
テリーＢと電動機Ｍ間、ＦＥＴとバッテリー８間の配線
によるサージエネルギーを吸収することができ、かつＦ
ＥＴの耐圧以下にすることができる。
ードＤｚ、Ｄδにより上記実施例と同様の働きで、バッ
テリーＢと電動機Ｍ間、ＦＥＴとバッテリー８間の配線
によるサージエネルギーを吸収することができ、かつＦ
ＥＴの耐圧以下にすることができる。
以北本発明によれば、経済的で信頼性の高いＦ Ｅ Ｔ
の保護回路を容易に提供することができろ。
の保護回路を容易に提供することができろ。
第１図は本発明の一実施例を示す制御回路図、第２図は
第１図の動作波形図、第３図は電動機制御にもちいた場
合の本発明の一実施例を示す電動機制御回路図、第４図
は第３図の動作波形図を示す。 Ｌ・・インダクタンス、ＩＤＳ・・ＦＥＴのＤＳ間電流
。 ＺＤＩ・・・ツェナーダイオード、Ｄｌ・・・ダイオー
ド、Ｒ１，Ｒ２・・・電流制限抵抗、ＴＲ・・・Ｆ Ｅ
Ｔドライブ用トランジスタ、Ｄ・・・ドレイン、Ｇ・
・・ゲート、 、り−８８４，ッーユ、（″・
第１図の動作波形図、第３図は電動機制御にもちいた場
合の本発明の一実施例を示す電動機制御回路図、第４図
は第３図の動作波形図を示す。 Ｌ・・インダクタンス、ＩＤＳ・・ＦＥＴのＤＳ間電流
。 ＺＤＩ・・・ツェナーダイオード、Ｄｌ・・・ダイオー
ド、Ｒ１，Ｒ２・・・電流制限抵抗、ＴＲ・・・Ｆ Ｅ
Ｔドライブ用トランジスタ、Ｄ・・・ドレイン、Ｇ・
・・ゲート、 、り−８８４，ッーユ、（″・
Claims (1)
- 【特許請求の範囲】 １、ドレインとソース間に負荷を接続し、ゲートを制御
することによつてドレイン電流を制御してなる制御回路
において・前記ドレインとゲート間にツェナーダイオー
ドと、該ツェナーダイオードと逆方向の極性を有するダ
イオードを、直列接続したことを特徴とする電界効果ト
ランジスタの保護回路。 ２、特許請求の範囲第１項記載において、ツェナーダイ
オードとダイオードはアノード同志が結線され、該ツェ
ナーダイオードの一端がドレインに接続されていること
を特徴とした電界効果トランジスタの保護回路。 ３、特許請求の範囲第１項記載において、ツェナーダイ
オードとダイオードはカソード同志が結線され、該ダイ
オードの一端がドレインに接続されていることを特徴と
した電界効果トランジスタの保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61179963A JPS6337712A (ja) | 1986-08-01 | 1986-08-01 | 電界効果トランジスタの保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61179963A JPS6337712A (ja) | 1986-08-01 | 1986-08-01 | 電界効果トランジスタの保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6337712A true JPS6337712A (ja) | 1988-02-18 |
Family
ID=16075033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61179963A Pending JPS6337712A (ja) | 1986-08-01 | 1986-08-01 | 電界効果トランジスタの保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6337712A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02185069A (ja) * | 1988-12-02 | 1990-07-19 | Motorola Inc | 高エネルギー阻止能力及び温度補償された阻止電圧を具備する半導体デバイス |
| JPH02103927U (ja) * | 1989-02-04 | 1990-08-17 | ||
| JPH06326579A (ja) * | 1993-05-12 | 1994-11-25 | Tokai Rika Co Ltd | Ｍｏｓ−ｆｅｔ を用いた負荷駆動回路 |
| US6392463B1 (en) | 2000-07-07 | 2002-05-21 | Denso Corporation | Electrical load driving circuit with protection |
| US6731480B2 (en) | 2000-11-24 | 2004-05-04 | Sumitomo Wiring Systems, Ltd. | Protection circuit for field effect transistor |
| JP2005192394A (ja) * | 2000-01-31 | 2005-07-14 | Hitachi Ltd | 半導体素子の駆動装置及びその制御方法 |
| DE19600808B4 (de) * | 1995-01-13 | 2005-07-28 | Ixys Corp., San Jose | Vorrichtung zum Unterdrücken von Spannungstransienten und zum Detektieren von Entsättigungszuständen in Leistungstransistorsystemen |
| JP2020167748A (ja) * | 2018-02-25 | 2020-10-08 | 新電元工業株式会社 | パワーモジュール、スイッチング電源及びパワーコントロールユニット |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS596316A (ja) * | 1982-07-02 | 1984-01-13 | Nippon Kokan Kk <Nkk> | 加熱炉の伝熱促進装置 |
| JPS596316B2 (ja) * | 1977-02-03 | 1984-02-10 | アメリカン サイアナミッド カンパニ− | 置換イミダゾ〔１，５−ｄ〕−ａｓ−トリアジン−４（３Ｈ）−オン類およびチオン類並にこれらの製造法 |
-
1986
- 1986-08-01 JP JP61179963A patent/JPS6337712A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DE19600808B4 (de) * | 1995-01-13 | 2005-07-28 | Ixys Corp., San Jose | Vorrichtung zum Unterdrücken von Spannungstransienten und zum Detektieren von Entsättigungszuständen in Leistungstransistorsystemen |
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