JPS6337718A - アナログ／デジタル変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はアナログ電圧をデジタル値へ変換するアナログ
／デジタル変換器（Ａ／Ｄ変換器）に関するもので、さ
らには直並列型Ａ／Ｄ変換器と呼ばれるＡ／Ｄ変換器に
関するものである。

（従来の技術） 従来の直並列型Ａ／Ｄ変換器として第３図に挙げるもの
が知られている（昭和６０年度電子通信学会総合全国大
会予稿集４３７”直並列型Ａ／Ｄ変換方式の検討“）。

第３図は１段目が４ビット並列型Ａ／Ｄ変換器の例であ
り、以下この例で動作を説明する。

入力電圧ＶＩＮはまず１段目の４ビット並列型Ａ／Ｄ変
換器でＡ／Ｄ変換され上位４ピットが出力される。この
ときスイッチは閉じていてｒＡ’Ｒ増幅器の出力電圧は
反転入力端子と接続されこの点は仮想接地となっている
ので基準電圧ＶｒａｒになっておりキャパシタＣ２上に
は電荷は存在しない。

またスイッチＳ、〜ＳｉＳは入力端子へ接続されており
、キャパシタＣ，〜Ｃ１６にはＣ（Ｖ、−ｒ　　Ｖ’Ｎ
）の′電荷が蓄えられる。ここでキャパシタ００〜Ｃ１
，は等しい容量値Ｃをもつ。次にスイッチが開きその後
スイッチ８０〜Ｓ１８は入力電圧に応じた１段目の各コ
ンパレータの出力に応じて基準電圧か接地へ接続する。

ただしＳ、とＳｔはその時は常に基準電圧へ接続される
。入力電圧ＶＩＮがＯからＶｅｅｒまでの間はＳ、〜Ｓ
　ＩＳはすべて接地側へ接統しており、そのためＣ２に
は次式で与えられる電荷Ｑ、が存在する。

ＱＦ−１６Ｃ（Ｖ、−ｒ　　ＶＩＮ）　　１４ＣＶ１．
。

−２Ｃ’／、−ｒ−１６ＣＶＩＮ　　　　　　　　　　
　　−（１）このとき演算増幅器の出力電圧Ｖ、は次式
を満たす。

Ｑｒ−Ｃｔ（Ｖ２．、−Ｖ、）　　　　　　　　　・・
・（りＣＦ−２Ｃであるので（９式と（り式よりＶ、は
次のようになる。

基準’ｉｆｆ、、８３〜Ｓ１．が接地へ接続されている
。

従って（υ、（り式と同様に ＱＦ−３ＣＶ、、、−１６ＣＶＩＮ−ＣＦ（Ｖ、、、−
Ｖ、）−（４）Ｓｓが基準電圧、８４〜Ｓ　Ｌ＆が接地
へ接続しく４）と同様な式をかくことによってＶｏは 紐するスイッチが１つずつ増え、入力電圧が↑圧Ｖ、は
次のようになる。

てのスイッチが基ｄ、７１　’Ｃ圧へ接続され、出力電
圧■。は次のようになる。

０）式、（９式、（６）式、（７）式、（８）式から演
算増幅器の出力電圧Ｖ、の範囲は次のようになる。

・・・Ｇ（Ｄ ２段目の並列型Ａ／Ｄ変換器はこの演算増幅器の出力電
圧を入力としてＡ／Ｄ変換する。

０）〜（８）式を書き換えると次のようになる。

Ｖａ−８Ｖ＋ｓ。

０≦Ｖ、Ｎ＜にＡＶ Ｖｏ”８Ｖ＋Ｎ、　　　　　　　　　　　’↓ （Ｉ　　Ｘ）ＡＶ≦ＶＩＮく（１＋Ｍ）　ΔＶＶ　＊−
８（ＶＩＮ　　”　Ｖ　）　。

（２−，１（）ＡＶ＜ＶＩＮ＜（２＋％）ＡＶ　１゜ま ただしＡＶ　−−Ｖ５．ｔ ２段目のＡ／Ｄ変換も１段目と同じ基準電圧Ｖ１．。

を用いて接地とＶ　＋　ａ　ｔの範囲でＡ／Ｄ変換する
ので、（１２）式をみるとわかるように１段目の２　Ｌ
ＳＢの範囲で２段目のＡ／Ｄ変換を実行する。従って１
段目のＡ／Ｄ変換の出力のＬＳＢと２段目のＡ／Ｄ変換
結果のＭＳＢとは同じ桁となり１ビット重ねて変換する
ことになりそのため加箕器が必要となる。（１２）式の
ような動作をするためにスイッチＳ、〜Ｓ　１８を切替
えるのは１段目のコンパレータの出力であるが、１ビッ
ト重ねて変換することでコンパレータのオフセット電圧
として１段目の並列型Ａ／Ｄ変換器の分解能の％ＬＳＢ
まで許容できる。

以上従来技術として２段構成の直並列型Ａ／Ｄ変換器に
ついて述べたが演ユ増幅器とキャパシタ・アレイおよび
並列型Ａ／Ｄ変換器の組を付加することによって３段構
成の直並列型Ａ／Ｄ変換器を構成することも可能であり
、さらに多段の構成も原理的には可能である。

（発明が解決しようとする問題点） 前に（従来の技術）の項で述べた直並列型Ａ／Ｄ変換器
をＣＭＯ５技術でＩＣ化するには他のデバイスとの整合
性を考えると単一５Ｖ’？Ｊ源が有利である。

一方、２段目のＡ／Ｄ変換器の入力は演算増幅器の出力
電圧であり、この値は（従来の技術）の項で述べた１段
目が４ビット並列型Ａ／Ｄ変換器の例では（９）〜（１
１）式のような範囲をとる。入カ電（１０）式、（１１
）式で与えられるように％Ｖｒｍｆである増幅器の出力
電圧Ｖ、は０）式、（９）式で与えられるようにＶ、−
８Ｖ、ＮとなってＯからＸ　Ｖ　ｒ　＊　ｒの範囲とな
る。これを−船釣にすると、１段目が０１ビット並列型
Ａ／Ｄ変換器の場合、入力１圧Ｖ＋ｓ＆演算増幅器の出
力電圧■。の範囲には次のような関係が成り立つ。

Ｖ　ｏ　−２”　’　−’　Ｖ　Ｉｓ　（１３）このよ
うな直並列型Ａ／Ｄ変換器をＭＯ５技術を用い５■単一
電源でＩＣ化しようとすると次のような問題が存在する
。すなわち、入力電圧ＶＩＮが０に近い場合、演算増幅
器の出力電圧Ｖ、もＯに近くなり、演算増幅器の出力段
を構成するＭＯＳＦＥＴが飽和領域からはずれ、（１３
）式が正確に成り立たなくなる。

このことを具体的な例で考えてみる。

演算増幅器として第４図に示すものを考えると、出力段
のＭＯ５ＦＥＴＭが飽和領域であるためには出力電圧は
Ｖ、≧Ｖ、　　Ｖｔでなくてはならない。ここでＶ、は
Ｍのゲート電圧、ｖｌはＭＯＳＦＥＴのしきい値電圧で
ある。一方、８ピットの直並列型Ａ／Ｄ変換器で１段目
が４ビット並列型Ａ／Ｄ変換器の例で基準電圧が２．５
６　Ｖ　、入力電圧が０．０２Ｖであれば演算増幅器の
出力電圧は（１３〉式から０．１６Ｖとなる。したがっ
て、ＭのＶ、−ＶＴ≦０．１６Ｖとなるようにしなけれ
ばならない、この場合では、注意深く設計すれば可能と
思われるが、より高粘度なＡ／Ｄ変換器では■。≧Ｖ、
Ｖ？とするのが困ガになる。たとえば１段目の４ピット
並列型Ａ／Ｄ変換器を用いて３段構成にした１０ビット
直並列型Ａ／Ｄ変換器の場合、基準電圧を２．５６Ｖに
すればＩ　ＬＳＢは０．００２５Ｖ　（！：　すり入力
電圧力０．００５ｖノトキに演算増幅器の出力電圧は０
．０４Ｖでなくてはならない、Ｖ、−Ｖ、ｒ≦０．０４
Ｖとするのは実際にはかなり困難である。さらに高精度
なものを考えると不可能になる。このように、従来技術
のままでは、単−Ｍ、源を用いて接地電圧に近い入力電
圧を高精度にＡ／Ｄ変換するのは不可能である。

（発明の目的） 以上の点に鑑み、本発明の目的は、単一電源において接
地電圧に近い入力電圧でも高い粘度でアナログ電圧をデ
ジタル値へ変換できる直並列型Ａ／Ｄ変換器を提供する
ことである。

（問題点を解決するための手段） 前述の問題点を解決するために本発明が提供する手段は
二人力電圧をアナログからデジタルへ変換する第１の並
列型Ａ／Ｄ変換器と、前記第１の並列型Ａ／Ｄ変換器の
変換結果を再びアナログ値に変換して入力電圧から差し
引きその値をある定められた値だけ倍増して出力する演
算部分と、前記演算部分の出力電圧をアナログからデジ
タルへ変換する第２の並列型Ａ／Ｄ変換器と、前記第１
の並列型Ａ／Ｄ変換器の出力結果と前記第２の並列型Ａ
／Ｄ変換器の出力結果を加ユあるいは減箕する処理部と
を備えた直並列型Ａ／Ｄ変換器において： 前記１・寅箕部分が、正転入力端子が基（′！」電圧に
接続され反転入力端子が第１の節点に接続許れ前記第１
の節点と出力端子との間に並列に第１０スインチと第１
のキャパシタが接続された演算増幅器と、前記第１の並
列型Ａ／Ｄ変換器の分解能をｎ、ビットとすると一端が
共通に前記第１の節点に接続され他端がそれぞれ入力端
子と前記基準電圧と接地とを切替える第２から第（２ｎ
１＋１）の２　ａ　１個のスイッチに接続された第２か
ら第（２ｎ１＋１）の２ｎ１個のキャパシタと、一端が
前記第１の節点に接続され他端が前記基準電圧と接地と
を切替える第（２ｎ１＋２）のスイッチに接続された第
（２ｎ１＋２）のキャパシタとからなり、前記第１のキ
ャパシタの値を２ごとすると前記第２から第（２ｎ１＋
１）の２ｎ１個のキャパシタの値はそれぞれＣであり； 前記演算部分の動作は”１“の部分が重なり合わない第
１と第２のクロックで制御され、前記第１のスイッチは
前記第１のクロックが“１“の期間開じて”Ｏ“の期間
開き、前記第２と第３のスイッチは前記第２のクロック
が”０”の期間前記入力端子へ接続し”１″の期間前記
基準電圧へ接続され、前記第４から第２ｎ１＋１までＣ
Ｆ）（２”　−２）個ノスイッチは前記第２のクロック
が”０”の期間前記入力端子へ接続し”１″の期間では
前記第１の並列型Ａ／Ｄ変換器を構成する比較器の出力
に応じてスイッチが切替えられ前記基準電圧Ｖｌｏｒと
すると入続され残り（２“−３）個のスイッチは接地へ
接では２個のスイッチが基準電圧へ接続され残り（２”
−４）個のスイッチは接地へ接続され、以接続されるス
イッチが一つずつ増加し、入力電圧され前記第（２ｎ１
＋２）のスイッチは入力電圧が１のクロックが“１”で
あれば前記第１の定電圧源に接Ｊ５！され前記第２のク
ロックが“ｌ“であれば第２の定電圧源に接続されるこ
とを特徴とする。

（発明の原理および実施例） 第１図は本発明の一実施例を示すブロック図である。こ
れは１段目と２段目に４ピット並列型Ａ／Ｄ変換器を用
いた例である。第２図は第１図実施例を動作させるクロ
ックを示すダｆミング図である。以下第１図と第２図に
基づいて説明する。第１図において従来技術と異なる本
実施例の特徴はキャパシタＣｐとスイッチＳ、である。

スイッチＳＰは２つの電圧端子ｖＩと■、を切替わる。

■、とＶ、は定電圧でＶ　＋　＞　Ｖ　ｘであれば任意
の値に選べる。Ｓ、とＣｐ以外のスイッチおよびキャパ
シタは従来技術と同様の動作をする。即ち第１のクロッ
クφ１が“１“になる期間Ｔ１ではＳ、が閉じＳ、〜５
ｌｌＢは入力端子へ接続される。φ１が“Ｏ“になると
Ｓ、は開く、第２のクロック−２が”１“になる期間Ｔ
、ではＳ、とＳ　ｓｓは（従来の技術）の項で説明した
のと同じ条件で基準電圧Ｖｅｏｒと接地とを切替わる。

きい場合には（ｎ、は１段目のＡ／Ｄ変換器の分解能で
あり、第１図の例ではｎｌ−４である）φ１、≠、の”
１”、”０”にかかわらず常にｖｌに接続されきい場合
にはキャパシタＣ２上の電荷は常に変わらないので、演
算増幅器の出力電圧Ｖ、には影響を与えず、（従来の技
術）で示した０式、（１１）式、（１２）式の第２番目
以下の式、また（発明が解決しようとする問題点）で示
した（１４）式、（１５）式が成り立つ。

より小さい場合スイッチＳＰは期間Ｔ、ではｖＩへ接続
きれているが期間Ｔ、では右へ接続される。

従ってキャパシタＣ２上の１荷は期間Ｔ、及びＴ。

で、Ｑｐｔ−ｃｐ（ｖ、、ｒ−ｖＩ）　　（’ｒ＋）　
　　・（，１６）Ｑｐｔ−Ｃｐ（ｖ、、ｒ−ｖｎ）　　
（’ｒｎ）　　　　・　（１７）となる０期間Ｔ、では
Ｓｒが閉じているので演算増幅器の出力はＶ＋ａｔであ
る−　ｖｓ　＞　Ｖａであるので期間Ｔ、ではＱｐ、と
Ｑｐｔの差 Ｑｐｔ−Ｑｐｔ−Ｃｐ（Ｖ＋　　Ｖａ）　　　　　　　
＝（１８）だけＣｐ上に増加する。Ｃ０〜Ｃ１＆に接続
されているスイッチＳ、〜ＳＩ＆は従来と同様に動作す
るのでＣ０〜Ｃ１，上の電荷は、従来の場合と変化がな
い、したがって（Ｑｐｘ−Ｑｐｔ）の電荷はＣ７上から
移動し、それによって演算増幅器の出力電圧ｖ、゛は従
来の値とは異なり（１３）式で表わされる従来の値Ｖ、
との差（Ｖ、−Ｖ、’）をΔＶ、とすると次式が成り立
つ。

Ｑｐｔ　　Ｑｐｔ　−ＣＦΔＶ、　　　　　　　　　　
−（１９）（２１）式をみるとわかるように演算増幅器
の出力電圧はく２ｃ）式で表わされる量だけ上昇するの
でこの量を適当に選べば演算増幅器の出力段のＭＯＳＦ
ＥＴが飽和領域からはずれるという事は起こらなくなり
入力電圧が接地重圧付近でも高精度なＡ／Ｄ変換が可能
となる。ただし、２段目のＡ／Ｄ変換器は（２１）式で
表わされる電圧を入力電圧とするのでＡ／Ｄ変換した結
果からはく２ｃ）式に相当するデジタル値を減算しなけ
ればならない。これは、１段目のコンパレータの出力を
用いてデジタル処理部で実行する。具体的な数字をあて
はめてみる。

余分な電源を付加する必要のないように、Ｖ　、　−Ｖ
１＠ｒｘ■よ−０とし、Ｃ，−２ｃとするｅ　ｃｐとし
てこのシステムでの単位容量Ｃを選ぶとり２ｃ）弐〜（
２２）式は次のようになる。

このようにすると演算増幅器の出力電圧は（２５）式の
ようになり入力電圧の値にかかわらず高精度なＡ／Ｄ変
換が可能となる。ただしこの場合、２段減算しなくては
ならない。

（発明の効果） 以上述べたように、本発明を用いることにより、従来技
術では実現困難な、０に近いような低いアナログ電圧で
も高い精度でデジタル値へ変換できる直並列型Ａ／Ｄ変
換器を提供できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図実施例に用いるクロックを示すタイミング図、第
３図は従来の直並列型Ａ／Ｄ変換器を示すブロック図、
第４図は直並列型Ａ／Ｄ変換器で用いられる演算増幅器
の一例を示す回路図である。

Claims (1)

1. 【特許請求の範囲】 入力電圧をアナログからデジタルへ変換する第１の並列
   型Ａ／Ｄ変換器と、前記第１の並列型Ａ／Ｄ変換器の変
   換結果を再びアナログ値に変換して入力電圧から差し引
   きその値をある定められた値だけ倍増して出力する演算
   部分と、前記演算部分の出力電圧をアナログからデジタ
   ルへ変換する第２の並列型Ａ／Ｄ変換器と、前記第１の
   並列型Ａ／Ｄ変換器の出力結果と前記第２の並列型Ａ／
   Ｄ変換器の出力結果を加算あるいは減算する処理部とを
   備えた直並列型アナログ／デジタル変換器において： 前記演算部分が、正転入力端子が基準電圧に接続され反
   転入力端子が第１の節点に接続され前記第１の節点と出
   力端子との間に並列に第１のスイッチと第１のキャパシ
   タが接続された演算増幅器と、前記第１の並列型Ａ／Ｄ
   変換器の分解能をｎ＿１ピットとすると一端が共通に前
   記第１の節点に接続され他端がそれぞれ入力端子と前記
   基準電圧と接地とを切替える第２から第（２＾ｎ＾１＋
   １）の２＾ｎ＾１個のスイッチに接続された第２から第
   （２＾ｎ＾１＋１）の２＾ｎ＾１個のキャパシタと、一
   端が前記第１の節点に接続され他端が前記基準電圧と接
   地とを切替える第（２＾ｎ＾１＋２）のスイッチに接続
   された第（２＾ｎ＾１＋２）のキャパシタとからなり、
   前記第１のキャパシタの値を２ｃとすると前記第２から
   第（２＾ｎ＾１＋１）の２−１個のキャパシタの値はそ
   れぞれＣであり； 前記演算部分の動作は“１”の部分が重なり合わない第
   １と第２のクロックで制御され、前記第１のスイッチは
   前記第１のクロックが“１”の期間閉じて“０”の期間
   開き、前記第２と第３のスイッチは前記第２のクロック
   が“０”の期間前記入力端子へ接続し“１”の期間前記
   基準電圧へ接続され、前記第４から第２＾ｎ＾１＋１ま
   での（２＾ｎ＾１−２）個のスイッチは前記第２のクロ
   ックが“０”の期間前記入力端子へ接続し“１”の期間
   では前記第１の並列型Ａ／Ｄ変換器を構成する比較器の
   出力に応じてスイッチが切替えられ前記基準電圧をＶ＿
   ｒ＿ｅ＿ｆとすると入力電圧が接地電圧から（３／２＾
   ｎ＾１＾＋＾１）Ｖ＿ｒ＿ｅ＿ｆまではすべて接地へ接
   続され、入力電圧が（３／２＾ｎ＾１＾＋＾１）Ｖ＿ｒ
   ＿ｅ＿ｆから（５／２＾ｎ＾１＾＋＾１）Ｖ＿ｒ＿ｅ＿
   ｆまでは１個のスイッチが基準電圧へ接続され残り（２
   ＾ｎ＾１−３）個のスイッチは接地へ接続され、入力電
   圧が（５／２＾ｎ＾１＾＋＾１）Ｖ＿ｒ＿ｅ＿ｆから（
   ７／２＾ｎ＾１＾＋＾１）Ｖ＿ｒ＿ｅ＿ｆまでは２個の
   スイッチが基準電圧へ接続され残り（２＾ｎ＾１−４）
   個のスイッチは接地へ接続され、以下入力電圧が（１／
   ２＾ｎ＾１）Ｖ＿ｒ＿ｅ＿ｆ大きくなる毎に基準電圧へ
   接続されるスイッチが一つずつ増加し、入力電圧が（２
   ＾ｎ＾１＾＋＾１−３／２＾ｎ＾１＾＋＾１）Ｖ＿ｒ＿
   ｅ＿ｆ以上ではすべて基準電圧へ接続され、前記第（２
   ＾ｎ＾１＋２）のスイッチは入力電圧が（１／２＾ｎ＾
   １＾＋＾１）Ｖ＿ｒ＿ｅ＿ｆ以上では常に第１の定電圧
   源へ接続され入力電圧が接地から（１／２＾ｎ＾１＾＋
   ＾１）Ｖ＿ｒ＿ｅ＿ｆの間では前記第１のクロックが“
   １”であれば前記第１の定電圧源に接続され前記第２の
   クロックが“１”であれば第２の定電圧源に接続される
   ことを特徴とする直並列型アナログ／デジタル変換器。