JPS6338242A - 差動カスコ−ド電流スイッチ型マスタ−スライス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、自動ＶＬＳＩ設計システム、詳しくはいわゆ
る「マスタースライス」設計システムに関する。マスタ
ースライス設計システムとは、設計の基本構成単位が基
本的論理機能のブック・セットのうちの１つを提供する
ためにいくつかの異なる配線方法のうち任意の方法で配
線できる、デバイスの物理的パターンを含むセルである
ような設計システムである。

Ｂ、従来技術 マスタースライス設計方式では、各種の回路素子からな
る多数の単位セルが基板上に形成され、異なる相互接続
メタライゼーション・パターンをとる、多数の異なるＬ
ＳＩ回路が得られるように配列される。マスタースライ
ス設計方式は、各ｌ、８１回路のメタライゼーションに
適したマスクを設計するだけで、同じ拡散マスクを使っ
て異なる多数のＶＬＳ１回路を作成できる点で有用であ
る。

相互接続メタライゼーションを実現するのは、■。

８１半導体デバイス製造工程の最終製造ステップである
。

ＬＳＩ半導体デバイスを提供するマスタースライス方式
は、当業者は周知である。その代表例は、１９７６年１
２月２１１１付でＩ尤、巨、キャス（Ｃａ５ｓ）に授り
・され、本出願人に譲渡された、「配線可能な甲面集積
回路チップ構造（ＷｉｒｅａｂｌｅＰｌａｎａｒ　Ｉｎ
ｔｅ８ｒａｔｅｄ　Ｃ１ｒｃｕｉｔ　Ｃｈｉｐ　５ｔｒ
ｕｃｔｕｒｅ　）と題する米国特許第３９９９２１／Ｉ
号および１９８１年２月３日付でＪ、Ｂａ１ｙｏｚ　（
バリョーズ）等に授与された米国特許第４２４９１９３
号ｒＬｓｌ゛ＩＬ導体デバイスとその製造１（ＬＳＩ　
Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ［１ｅｖｉｃ、ｅ　ａｎｄ
　Ｆａｂｒｉｃａｔｉｏｎ　ｔｈｅｒｅｏｆ）である。

Ｃ２発明が解決しようとしている問題点マスタースライ
ス設計方式は、特にコンピュータ産業で自動設計に多く
の利点をもたらしている。

それでも、ＶＬＳＩチップ設計をさらに改善することが
望まれる。Ｖｌ、ＳＩチップ設泪における２つの重要な
問題は、（１）全体的電気設３１（配電、雑音、信号の
電圧降下）および（２）内部回路網の高インピーダンス
による大きな回路遅延である。

これらの問題を軽減するエミッタ結合論理（ＰＣＩ、）
回路が、設計されてきた。しかし、マスタースライス設
計方式に従って作られたチップの性能をさらに１−げ（
速度を速め）論理密度を高めることが望まれる。

マスタースライス設計方式で差動電流スイッチ（ＤＣ８
）を使用することが提案されている。マスタースライス
設計方式でＤＣ８回路を使用する試みも行なわれてきた
。不運なことに、こうした試みは、これまでのところ成
功していない。それらは、設泪の複雑さに関連する問題
を伴い、従来の１”、　ＣＩ、論理に勝る性能や密度上
の利点を示さなかった。

Ｄ　ＣＳ回路をマスタースライス領域で扱う際の難点は
、ＤＣ８回路が差動回路であること、すなわちチップを
横切って信号をＭ不のに１本の線ではなく２本の綿が必
要なことである。これが、論理密度ｔこ悪影響を与える
。この問題に対処するたσ）、差動カスコード電流スイ
ッチ（Ｄ　ＣＣＳ　）回路、つまり、いくつかの異なる
信リレベル、すなわち区別された異なる電圧範囲で動作
する信号なイｊする差動電流スイッチ回路を実現するこ
とが試みられた。こうした下火ｔこより、１論理機能当
りのデバイス密度を１−げることか達成できるものと考
えられた。ところが、実際はそうではなく、多重レベル
信号が複雑なためにコンピュータ支援マスタースライス
設計システム・プログラムがどのような実際の適用業務
の場合にも極めて複雑になることが判明した。

本発明は、これらの問題を解決するものである。

スイッチング速度が速く（同じ電力でＥＣ１、回路の速
度より２０％以上速い）、論理出力が大きいために、同
じ論理機能を実現するのにＰ、　（”：　ｒ、回路に比
べて約半数のゲートだけですむ。従って、同じ論理機能
の場゛合、速度と出力の積はＲＣＩ、の約２倍から３倍
になる。そのうえ、本発明は、従来のｌ’ｕ　（’：　
１．マスターピースとサイズが同程度の１絹の基礎回路
、すなわちブック・セットを用いて実現でき、大部分の
コンピュータ回路設泪適用業務にとって充分な選択とな
る。明らかに、本発明は、マスタースライス設計システ
ム技術における重要な進歩である。

１）０問題点を解決するための手段 本発明は、マスタースライス設計システムｔこおいて、
半導体チップ上にアレイ状に重複配置１ノ、そのあと配
線すればＶＬＳ１回路が形成されるセルを提供する。セ
ルは、メタライゼーション配線によって相互接続すると
、２段差動カスコード電流スイッチ型の任意の１組の基
本的論理回路が形成され、それをさらに同じチップ上の
他の配線されたセルと相互接続するとさらに大きな回路
が形成されるように配列された、複数のデバイスを備え
ている。３段の配線用金属が、マスタースライスに使用
される。デバイスは、少なくとも１対のデバイスを配線
すると１対の入力変換機構回路が形成できるように配列
される。デバイスの特性は、約２５０ミリボルト以下の
信号振幅をもたらすように選択される。

本発明を利用すると、通常のマスタースライス−〇− 技術を用いてあらゆる典型的なデータ流れ論理機能を効
果的に実現する１組の回路が定義できる。

このような回路ファミリは、従来のものよりも性能が大
幅に改善され、雑音や信号線の電圧降Ｆや配電変動の彩
管を極めて受心才難くなる。これらの利点は、３段の配
線用金属を含むｌ”、ｃｌ、に比べると回路密度を犠牲
にしないで得ることができる。

本発明に従って実現された回路は、データ流れ論理機能
と制御論理を実現する上で極めて効果的である。

本発明の前記およびその他の［１的、特徴ならびに利点
は添付の図面に図示した本発明の実施例の詳しい説明か
ら明らかになるはずである。

Ｅ、実施例 （Ａ）概説 本発明の好ましい実施例によると、ＤＣＣ８論理は、９
つの論理プリミティブからなるブック・セットとして実
現される。

（１）両方向多機能回路 （２）両方向排他的論理和回路 （３）両方向セレクタ （４）４方向セレクタ （５）■、１ラツチ （６）■、１クロツク・ドライバ （７）Ｎ方向セレクタ・ドライバ （８）内部ゲート付きバス・ドライバ （９）オフ・チップ・レシーバ回路 これらの論理プリミティブは、すべて、２段カスコード
Ｉ）ＣＣ８回路である。大域チップ信号は、低電圧レベ
ルにあるＮ−１選択差動信号であるクロック信号とゲー
ト信号を除いて、すべて高電圧レベルにある１）ＣＣＳ
である。プリミティブＤＣＣ８回路が低電圧レベルの１
〕ＣＣ８信号を必要とする場合、プリミティブ回路の人
力部で変換が行われる。オフ・チップ・ドライバはＤＣ
Ｃ８人力を有し、オフ・チップ・レシーバはＤＣＣ８出
力を有する。事実、このドライバは、人力がＤ　ＣＣ８
であることを別にすれば、ＲＣＬ電流スイッチで使用さ
れるものと同じである。その他の点では、ここで説明す
る実施例は従来のマスタースライス設計システムの特性
、たとえば、設計システムとソフトウェア、ならびにマ
スタースライス設計システム・データを実際のＶＬＳＩ
チップに変換するための処理を利用している。全回路は
、単一の電源で作動できる。ただし、ここで説明する実
施例では、４つの電源電圧、Ｖｅｃ、ＶＲ，ＶＥＥ、Ｖ
Ｔ、が設けられている。Ｖｃｃは１．４ボルト、ＶＥＥ
は−２，２ボルト、■１は−０，７ボルトである。これ
らの電圧は、Ｆ、　Ｃ１，回路と互換性をもち、したが
って、希望するなら本発明をｒ？、　ＣＬ回路と組み合
わせることができる。

第１図に、メタライゼーション配線接続が上記の論理の
ひとつを形成できるように配列された、１１個のトラン
ジスタＴ１ないしＴｌｌと９個の抵抗Ｒ１ないしＲ９を
有する未配線のｊｌ（本セル１０を示す。トランジスタ
のコレクタ、エミッタおよびベースは、それぞれ文字Ｃ
，Ｅ、１１で表わしである。マスタースライス裁板」二
でのこれらの抵抗素子およびトランジスタ素子の形成は
、通常の周知のマスタースライス集積回路技法にもとづ
く。

たとえば、本出願人に譲渡された米国特許第４２４９１
０３吋に記糺された技法を使って図示されたパターンで
これらのデバイスを形成することができる。

抵抗値は、次のようである： Ｉｔ　１、ｌえ２に端　　５５２オーム下端　　２７７
オーム Ｉｔ　３、ｌｉｔ　４、Ｒ５、Ｒ６上端　１４２１オー
ム下端　２８４０オーム １（７１一端　　９５４オーム 下端　１９０８オーム Ｉｔ　Ｔ　　　　　　　　　　　−に端　５５２０オー
ム下端　２７７０オーム セル１０の大きな部分１２中（こは、デバイスがないこ
とに注意すること。この部分１２は、第１「９メタライ
ゼ一シヨン全体配線用にとっである。

本発明によると第１段メタライゼーション全体配線用に
セルのこのような部分をとっておくことが望ましいのは
、ＤＣＣ８が、ｒ”、　ＣＬ電流スイッチ・マスタース
ライスに比べて信号線の数が２倍の差動信号線を使用す
るためである。第１段メタライゼーション全体配線用に
とっておかれたセル中の追ハロスペースの計は、チップ
のセルの総数によって！■−右される。セルの数が増加
するにつれて、セル１個当りの全体配線の量も増加する
。

また、すべての抵抗は、配線接続を下端２個、ト端２個
または下端と上端各１個のタップ点のどこに行なうかに
応じて、異なる３種の抵抗値のうちから選択できるよう
にするための中間タップ点を備えていることに注意する
こと。このため、設計者は、選択した抵抗値１こ応して
、それぞれ対応する低、中または高性能をもつ低、中ま
たは高電力回路を選択できる。

第１図に示したセルをバーツナライズするための第１ｔ
９および第２段のメタライゼーションを示した図を以ド
に示し、その後にそのプリミティブの詳細な回路の説明
を行なう。論理プリミイブのすべてについて、下段で詳
しく説明する。好ましい実施例の詳細な説明の最後に、
各プリミイブごとの指定の抵抗値を示す表を示す。

（ｎ）詳細な論理プリミティブ゛の説明（１）　　両方
向多機能回路 多機能プリミティブ論理ブロック２０が、第２図に示さ
れている。入力も出力も共に、ＤＣＣ８信号であり、同
じレベルのものである。＋Ａも十Ｂも共に正のとき、ト
ランジスタ３８と抵抗５４からなる電流源の電流ＩＯが
、トランジスタ２２と２６および抵抗４４を通って流れ
、−ＯＵＴを高電圧レベルにし＋０［ＪＴを低電圧レベ
ルにする。

十ＯＩＩ　’ｒと−ＯＩＩ　Ｔの電圧差はＩｎｒｔに等
しい。

ただし、ＩＯは電流源トランジスタ３８を流れる電流に
等しく、Ｒは抵抗４４または抵抗４６の値（両者はほぼ
同じ）に等しい。トランジスタ３０および３２は、ＤＣ
Ｃ８人力信号をカスコード回路の低レベルにシフトする
のに使用されるエミッタ・フォロアである。

入力信号および出力信号は、信号対の２本の線を交換す
ると反転できるので、多機能回路から異なる８つの２人
力機能を得ることができる。これらの８つの機能が第３
図に示してあり、論理設計およびシミュレーションに使
用できる。

（２）　　両方向排他的論理相同ｖ８ Ｄ　ＣＣ８の両方向排他的論理和回路が、第４図に示さ
れている。十へが１′Ｆ、で＋１３がイ１のとき、また
は＋Ａが負で＋８が正のとき、電・流はＩＩＲＢを流れ
、＋　ＯｔＪ　”ｒハ正となる。十Ｂ、−１１人力信号
は、エミッタ・フォロワ・トランジスタ７４および７６
によって低ｒ′）ＣＣＳレベルに変換される。

第５図に、第４図の両方向排他的論理相同ＶＫに対する
論理機能を示す。

排他的論理和機能の反転は、２つの人力変数のどちらか
の信号対を交換するか、または出力信号対を交換すると
、容易に行なうことができる。

（３）　　両方向セレクタ回路 多方向セレクタは、複数ポート・ラッチ回路と類似のＤ
ＣＣ８回路を使って実現できる。両方向セレクタを、第
６図に示し、その論理機能を第７図に示す。第６図の回
Ｖ８は、人力変数ＡとＢが、第４図では同じであるが、
第６図では異なっている点以外は、第４図に示した排他
的論理和回路６−１３＝ ０と同じである。すなわち、トランジスタ２６２．２６
４．２６６．２６８．２７０．２７２．２７４．２７６
．２７８．２８０．２８２および抵抗２８４．２８６．
２８８．２９０．２９２．２９４．２９６．２９８は、
それぞれトランジスタ６６．６８．７０．７２．７４．
７６．６２．６４．７８．８０．８２および抵抗８８．
９０．９２．８４．８６．９４．９６．９８と対応する
。

両方向セレクタは、１段ｎｃｃｓ論理回路によって２段
論理機能を実行し、その人力に制約がないので、おそら
く最も強力なりＣＣ８回路である。

デジタル処理装置の応用分野では、この回路は、ランダ
ム論理機能を実現する際に、多機能回路（以下で考察す
る）および排他的論理和回路６０（第４図）と−緒に、
広く使用されている。

第８図は、第６図に示す両方向セレクタの形成に必要な
第１図のセル１０に付着された第１段メタライゼーショ
ン５００を示す図である。回路を完成するのには１本の
第２段配線５０が必要なことに注意すること。第９図は
電源接続に必要な追加の第２段メタライゼーション５１
０を示す。第９図に示したセルをチップ上の他のセルと
相互接続するには、もちろん追加のメタライゼーション
が必要である。このようなメタライゼーションの作成は
、充分に当接術における通常の技能の範囲内に含まれる
。

（４）４方向セレクタ ４方向セレクタの１例を、第１０図に示す。第１０図の
両方向セレクタ回路２６０に追加入力をもたらす追加的
トランジスタの３つ組、３１２．３１４．３１６と３１
８．３２０．３２２が図に出ている。従って、単一電流
源（トランジスタ３２４）からの電流は、４個のトラン
ジスタ（トランジスタ８２８．３３０．３１６．３２２
）のうちのどのゲートが正であるかに応じて（ひとつの
ゲート信号だけが正でなげればならない）そのうちの１
つのトランジスタを通る。この場合、正のゲート信号に
対応するデータ人力によって出力が決まる。この回路は
、データ流れの分野で多く使われ、電流源が１つしか必
要でない。人力の数は、漏れと遅延の効果によって制限
されるだけであり、かなり大きくなることもあり得る。

第１０図の４方向選択回路３１０の論理モデルを、第１
１図に示す。Ｏ［Ｊ　Ｔ信号は、Ａ（ＳΔ）＋１１（Ｓ
Ｂ）＋Ｃ（ＳＣ）＋Ｉ）（Ｓｒ））に等しい。

（５）　　Ｌｌラッチ １）ＣＣ８ｒ、１ラツチを第１２図に示す。クロック線
Ｃｇ　１が「オン」（正）のとき、電流ＩＯはトランジ
スタ１０２を流れ、次に＋Ｄが正か負に応じてトランジ
スタ１１０または１１２を流れる。

従って、データ人力の値（十り、　−Ｄ　）によって、
データ出力の値（＋Ｌ１、−１．１　）が決まる。クロ
ックＣｇｌが「オフ」（−）になり１１０１．　Ｄが「
オン」になると、電流がトランジスタ１０４を通り、十
りが正か負かに応じてトランジスタ１１４または１１６
を流れ始める。この状態遷移中、出力データの状ＩＱ　
（＋　Ｌ、、−１７）は変化しないままであり、人力デ
ータはラッチに記憶される。クロックが「オフ」の場合
、データ人力（＋Ｄ、−Ｄ）によってラッチの状態が変
わることはない。

前述のように、ラッチへのクロック人力は、常に低レベ
ルＤＣＣ８信号であり、　従って、人カニミッタ・フォ
ロワーがＤＣＣ８信号のレベルをシフトする必要はない
。

第１２図を見ると分かるように、このラッチに含まれる
構成部品は従来のＩＥ　Ｃｌラッチよりも少なく、電流
源は１つだけ必要であり、遅延段階は１段しかない。こ
れらのラッチの属性は、本発明の提供する従来技術マス
タースライス回路設計よりもすぐれた利点であり、その
ためシリコンの分野で比較的コンパクトな高速〒低電力
のデータ流れが実現できる。

また、チップの試験の際に役立つラッチ走査機能をもた
らすためにトランジスタ対１０８．１２２．１２４が組
み込まれていることに注意すること。

第１３図に、第１２図のラッチの論理機能を示す。

（６）　　１．．１クロツク・ドライバ第１４図は、た
とえば第１２図の２ボートＬ　１ラッチ用のＬ　１クロ
ツク・ドライバの概略図である。

システム・クロックＡとＣが直交しているとの制限をつ
けると、すなわち一度に一方だけしかオンにできないと
すると、ｌ　１クロツク・ドライバ出力が直交すること
になるが、このことカ月、１ラッチにとって必要である
。

第１５図は、第１４図の回路の論理図である。

第１５図に示すように、■、１クロック・ドライバはＣ
ＡまたはＩ　ＯＬ　Ｄ信号、緩挿ｉＡ出力Ａｏ、および
Ｃｇ１信号とＣｇ２信号をもたらす。信号Ｃｇ１および
０ｇ２は、立ち」二がりと立ち下りカてクロックＣによ
って整形され、そのレベルが人力信号ｇ１とｇ２によっ
て制御されたクロック信号である。

第１５図に示す論理素子を、第１４図に示す回路素子と
関係付けることができる。すなわち、ＡＮＤゲー）−２
４６（第１５図）は、トランジスタ１９４．１９６．１
９８．２００．２０２．２０４．２０６（第１４図）に
よって実現される。トランジスタ２０８は、出力信号０
ｇ２用の低レベル電圧への電圧変換機構である。

ＡＮＤゲート（第１５図）は、トランジスタ１７６．１
７８．１８０．１８２．１８４．１８６．１８８．１９
０．１９２（第１４図）によって実現される。ＡＮＤゲ
ー）　２　／Ｉ　ｒｌ　（第１５図）は、トランジスタ
１６２．１６４．１６６（第１４図）によって実現され
る。もうひとつの電圧変換機構は、トランジスタ１７４
によって実現される。

入力端子変換機構は、トランジスタ１７６．１８８．１
９４．１９６によって実現される。

（７）Ｎ方向セレクタ・ドライバ Ｎ方向セレクタの適正な動作を確認するには、低レベル
のゲート信号をすえるＮ方向ゲート・ドライバからＮ方
向セレクタをドライブしなげればならない。この場合、
任意の時点でゲート信号のうちひとつだけが正であり、
残りはすべて負である。４方向セレクタ・ゲート・ドラ
イバ用のゲート・ドライバが、第１６図に示されている
。その構造と動作は人力信号ＡおよびＢの４つの紹み合
わせすべてが許される点以外は、クロック・ドライバ１
６０（第１４図）に類似している。

一般に、Ｎ方向ゲート・ドライバは、Ｎ−１個の内部電
流源とＮ個のエミッタ・フォロワを必要とする。Ｎ（た
だし、Ｎは４より大）ボートのゲート・ドライバでは多
段論理デコードが必要である。

ドライバ３５０の論理モデルを、第１７図に示す。

必要なすべての論理機能は、上記の回路を用いて実現で
きるが、特定の場合にチップ配線を単純化する、いくつ
かの追加回路について次に説明する。

（８）　　内部ゲート付きバス・ドライバセレクタを使
っても、データ流れ中で両方向通信機能を実現すること
ができるものの、内部ゲート付きバス・ドライバを使う
と、チップ配線が大幅に単純化される。このようなバス
・ドライバを第１８図に示す。その論理モデルを、第１
９図に示す。

第１８図には、２人カゲート付きバス・ドライバが示さ
れている。各ドライバは、それぞれ１つの電流源４０２
．４０４および４０６．４０８を備え、負荷抵抗４１０
および４１２で内部Ｄ　（’ｌ　Ｓバスにドツティング
することができる。もちろん、ＤＣＳバスは、他のＩ）
　Ｃ：　Ｓ回路をドライブすることもできる。任意の時
でもｎ個のゲートのうちひとつだけが［オンｊ＜ｇｌ、
正と−ｇ１、負を加え合わす）でなければならない。回
路設計者は、可能なすへての人力の絹合せについてひと
つのゲートだけが「オン」となるように、これらのｎ個
のゲートを生成する論理を設計しなければならない。

標準的ＤＣ８論理回路を使って論理マクロまたは物理的
マクロを設計することによりそのことを実現することを
推奨する。データ人力信号は、標準的高レベルＤＣ８信
号であるが、ゲート人力は低レベルＤＣ８信号であり、
高レベル信号からエミッタ・フォロワによって得ること
ができる。

（９）　　オフ・チップ・レシーバ回路第２０図に示す
オフ・チップ・レシーバ回路は、ｒ’、　ＣＬ論理レベ
ル信号をｒ）ＣＣＳレベル信号に変−２１＝ 換する。さらに、これを使って、外部ＲＣＬ信号と内部
ＤＣＣ８信号の間で論理和機能を実行することができる
。その論理図を第２１図に示す。外部人力信号はＢ、内
部人力信号はＡである。

（Ｃ）ドツト機能接続 通常のドツティング技法に従って、」−記の２つ以−に
の論理プリミティブをドツティングすることにより、も
っと大きくて複韓な回路構成を得ることができる。第２
２図は、このようなひとつの複合回路の回路図であり、
第２３図は、その論理図である。この論理図は、第２図
に示す多機能２人力回Ｖ８の２つのＡＮｒ）ドツティン
グを示している。

図のように、２つの回路５２０．５２２は、その正出力
でＡＮＤドツティングされ、その負出力でＯＲドツティ
ングされている。本明細書に記較した本発明の基本原則
を理解すれば、周知の技法によって作ることもできる。

（ｒ））試験ボート −１−記の各論理プリミティブの回路図に、試験ポート
が示されている。このポートは、選択された１本の出力
信号線にバイアスを印加する手段を提供する。ボートを
使うと、出力回路の一方の側にかかるバイアス電圧を公
称値のＬ下で僅かに変動させることもでき、欠陥構成部
品によって生じるぎりぎり妥当な出力を明らかにする。

通常動作の際は、このボートは単にＶｃｃに結合される
。これは、追加抵抗が１つしか要らず費用効果の高い試
験方法である。また、性能に対する影響も最小である。

たとえば、試験の信頼性を最大限にするため、他の試験
方法を用いることもできる。

Ｆ１発明の効果 本発明は、スイッチング速度が速く（同じ電力でＲＣＬ
回路の速度より２０％以上速い）、論理出力が大きいた
めに、同じ論理機能を実現するのにｎ　ＣＬ回路に比べ
て約半数のゲートだけですむ。

従って、同じ論理機能の場合、速度と出力の積はＩＥ　
Ｃｌの約２倍から３倍になる。そのうえ、本発明は、従
来のＲＣＩ、マスターピースとサイズが同程度の１絹の
基礎回路、すなわちブック・セットを用いて実現でき、
大部分のコンピュータ回路設計適用業務にとって充分な
選択となる。明らかに、本発明は、マスタースライス設
計システム技術における重要な進歩である。

次の表は、第２．４．６．１０．１２．１４．１６．１
８．２０図に置ける抵抗の値を示すものである。

穿じし図− ［４０，４２１，４２１ｏｈｍ ｌｌ、４．／１．４６　　　　　　　　　２７７　　ｏ
ｈｍＩｔ４−８　　　　　　　　　　２，８７８　　ｏ
ｈｍＩｔ５０，５２　　　　　　　１．４．２１　　ｏ
ｈｍＲ５／１　　　　　　　　　　　　９５４　　ｏｈ
ｍ第」」乳 ＦＬ８４＋　８６　　　　　　　１，４２１　　ｏｈｍ
Ｒ８８，９０２７７ｏｈｍ Ｉｔ９２　　　　　　　　　　　　　　　２．　８７８
　　　ｏｈｍＲ９４，９６１，／１２１　　　ｏｈｍＩ
ｔ　９８　　　　　　　　　　　　　　　　　　９５４
　　　ｏ　ｈ　ｍ第６図− ｒｔ２８４．、　２８６　　　　　　　　　　２７７　
　　ｏｈｍＲ２８８’　　２，８７８　　　ｏｈｍＲ２
９０，２９２，１，４２１ｏｈｍ ２９４、　２９６ ｒｔ２９８　　　　　　　　　　　　　　　　９５４　
　　ｏｈｍｆｆｉｌ更回 Ｒ３２６９５４ｏｈｍ Ｒ３３２２７７ｏｈｍ Ｒ３３４２，８７８ｏｈｍ Ｒ３３６２７７ｎｈｍ Ｒ３３７，３３Ｂ　　　　　　　　　１．　４２１　　
　ｏｈｍ第１２図− Ｒ１２８９５／１．　　　ｏｈｍ ｌｌ３［１，１３２２７７ｏｈｍ −第１４図− ｆ１２１４−　　　　　　　　　　　　　　　　　　５
８３　　　ｏｈｍＲ２１６１，４２１ｏｈｍ Ｒ２１８９５４，ｏｈｍ Ｉｔ２２０　　　　　　　　　　　　　　　１．　４２
１　　　ｏｈｍＩｔ２２２．　２２４　　　　　　　　
　　　５８２　　　ｏｈｍＲ２２６１，４２１ｏｈｍ Ｒ２２８９５４ｎ　　ｈ　ｍ ［２３０１，４２１ｏｈｍ Ｉｔ２３２　　　　　　　　　　　　　　　　　　５８
３　　　ｏｈｍ茅土０−区 Ｉえ３５２．　３５４　　　　　　　　　　　　２７７
　　　ｏ　ｈｍｒｔ３５６　　　　　　　　　　　　　
　　１．　４２１　　　ｏｈｍＩｔ　３５８　　　　　
　　　　　　　　　　　　　９　Ｆｌ　／Ｉ　　　ｎ　
　ｈ　ｍＲ３６０１，４２１ｏｈｍ ｆ１３６２　　　　　　　　　　　　　　　　　　５８
３　　０　ｈｍＲ３ｆ’３４　　　　　　　　　　　　
　　　　　　　９５４　　　ｏｈｍＲ３６６３６４ｏｈ
ｍ Ｒ３６８２７７ｏ　　ｈ　ｍ Ｒ３’７０　　　　　　　　　　　　　　２．　８７８
　　　ｏｈｍＲ３７２１，４２１ｏｈｍ Ｒ３７４９５４ｏｈｍ Ｒ３７６１，４２１ｏｈｍ Ｉ′Ｌ３７８　　　　　　　　　　　　　　　　　　５
８３　　　ｏｈｍ隼」」ト図 Ｒ４０４，４０８９５４ｏｈｍ Ｒ４１（１，４１２２７７０ｈｍ １１．４１４．　４１６．　　　　　　　１．　４２１
　　０　ｈｍ４１８、　４２０゜ ４２２、　４２４ 葛２０図− Ｒ４−３０，４３２２７７ｏｈｍ Ｒ４３４２，８７８ｏｈｍ Ｒ／１３６．　４３８　　　　　　　　１．　４　２１
　　　ｏｈｍＲ４４，（１９５４ｎｈｍ

【図面の簡単な説明】

第１図は、本発明の好ましい実施例による未配線マスタ
ースライス・セルの概略図である。 第２図は、両方向多機能回路の回路図である。 第３図は、第２図に示す回路の論理図である。 第４図は、両方向排他的論理和回路の回路図である。 第５図は、第４図に示す回路の論理図である。 第６図は、両方向セレクタ回路の回路図である。 第７図は、第６図に示す回路の論理図である。 第８図は、メタライゼーションによって両方向セレクタ
回路を形成した第１図のセルを示す図である。 第９図は、第２段パワー・パス用メタライゼーションを
備えた第８図に示すセルである。 第１０図は、４方向セレクタ回路の回路図である。 第１１図は、第１０図に示す回路の論理図である。 第１２図は、１，１ラッチ回路の回路図である。 第１３図は、第１２図に示す回路の論理図である。 第１４図は、ｒ、１クロツク・ドライバの回路図である
。 第１５図は、第１４図に示す回路の論理図である。 第１６図は、４方向セレクタ・ドライバの回路図である
。 第１７図は、第１６図に示す回路の論理図である。 第１８図は、内部ゲート付きバス・ドライバの回路図で
ある。 第１９図は、第１８図に示す回路の論理図である。 第２０図は、オフ・チップ・レシーバ回路の回路図であ
る。 第２１図は、第２０図に示す回路の論理図である。 第２２図は、２個の両方向多機能回路のドツト結合を示
す回路図である。 第２３図は、第２２図に示す回路の論理図である。 Ｔ１ないしＴｌｌ・・・・トランジスタ、Ｃ・・・・コ
レクタ、Ｒ・・・・エミッタ、Ｂ・・・・ベース、Ｒ１
ないしＲ９・・・・抵抗、１０・・・・基本セル、５０
，５００．５１０・・・・メタライゼーション出願人　
　インターナショナル・ビジネス・マシーンズ・コーポ
レーション 復代理人　　弁理士　　合　　１）　潔ＦＩＧ、１ ＦＩＧ。２ Ｔ　　　　　　　　　　　　　、　　　ＶＥＥ　　　、
　　　　　　　　　　　ＶＴＦＩＧ。３ −００Ｕ下＝Ａ　　Ｂ

Claims (1)

1. 【特許請求の範囲】 半導体チップ上にアレイ状に反復配置され、配線を、後
   で行なうことでＶＬＳＩ回路が形成されるマスタースラ
   イスのセルにおいて、 配線により相互接続すると、２段差動カスコード電流ス
   イッチ型の基本的論理回路の任意の１組が形成され、そ
   れをさらに同じチップ上の他の同様に配線されたセルと
   相互接続すると大きな回路が形成されるように配列され
   た複数のデバイスを備え、前記デバイスのさらに少なく
   とも一対の前記デバイスが、配線により１つの入力変換
   回路を形成することができるように配列され、 ていることを特徴とする、差動カスコード電流スイッチ
   型マスタースライス。