JPS6338575Y2 - - Google Patents
Info
- Publication number
- JPS6338575Y2 JPS6338575Y2 JP10758481U JP10758481U JPS6338575Y2 JP S6338575 Y2 JPS6338575 Y2 JP S6338575Y2 JP 10758481 U JP10758481 U JP 10758481U JP 10758481 U JP10758481 U JP 10758481U JP S6338575 Y2 JPS6338575 Y2 JP S6338575Y2
- Authority
- JP
- Japan
- Prior art keywords
- output
- amplifier
- distortion
- stage
- output stage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Amplifiers (AREA)
Description
【考案の詳細な説明】
本考案は、電力増幅回路の主に出力段の歪みの
改良に関する。
改良に関する。
一般に、電力増幅器は電圧増幅段と大振巾電圧
励振段と、電力増幅段（出力段）で構成される
が、該電力増幅器の歪みの大半は電力増幅段（出
力段）から発生している。該電力増幅段は通常エ
ミツタホロワ（ソースホロワ）プツシユプル回路
が用いられ、エミツタホロワ（ソースホロワ）回
路自体100％負帰還回路であり、歪みは本来少な
いのであるが、一般の電圧増幅段に比べ負荷イン
ピーダンスが非常に低い為かなりの歪みを発生し
てしまう。そして電力増幅段自体100％負帰還回
路であるので、該電力増幅段単体では負帰還によ
る改善はこれ以上望めず、出力トランジスタを多
数並列接続したり、あるいは出力端から初段に多
量の負帰還をかけなければ歪みの改善を計ること
は出来ない。しかし、この様な初段への多量の負
帰還は周知の通り回路の過渡特性を悪化させ、過
渡的な歪みを発生したり、発振不安定性を生じた
りする欠点を有する。
励振段と、電力増幅段（出力段）で構成される
が、該電力増幅器の歪みの大半は電力増幅段（出
力段）から発生している。該電力増幅段は通常エ
ミツタホロワ（ソースホロワ）プツシユプル回路
が用いられ、エミツタホロワ（ソースホロワ）回
路自体100％負帰還回路であり、歪みは本来少な
いのであるが、一般の電圧増幅段に比べ負荷イン
ピーダンスが非常に低い為かなりの歪みを発生し
てしまう。そして電力増幅段自体100％負帰還回
路であるので、該電力増幅段単体では負帰還によ
る改善はこれ以上望めず、出力トランジスタを多
数並列接続したり、あるいは出力端から初段に多
量の負帰還をかけなければ歪みの改善を計ること
は出来ない。しかし、この様な初段への多量の負
帰還は周知の通り回路の過渡特性を悪化させ、過
渡的な歪みを発生したり、発振不安定性を生じた
りする欠点を有する。
本考案は、上述の様な欠点にかんがみ成された
もので増幅器の中で一番多くの歪を発生する、ド
ライバーを含む出力段の歪みを低減させ、低歪率
電力増幅器を提供するものである。
もので増幅器の中で一番多くの歪を発生する、ド
ライバーを含む出力段の歪みを低減させ、低歪率
電力増幅器を提供するものである。
第１図は本考案による一実施例である。入力端
子１は、ドライバーを含む第１の電力増幅回路、
即ち出力段２の入力端子及び差動増幅器として動
作するOPアンプ４の非反転入力端子に共通接続
すると共に、加算器１１を介して第２の電力増幅
回路即ち出力段３の入力端子に接続する。前記出
力段２及び出力段３の出力端子はそれぞれ第１の
インピーダンス７及び第２のインピーダンス８を
介して出力端子１０に共通接続すると共に、抵抗
５及び抵抗６を介して前記OPアンプ４の反転入
力端子に接続する。OPアンプ４の出力端子は加
算器１１に接続し、出力端子１０は負荷抵抗９を
介して接地する。
子１は、ドライバーを含む第１の電力増幅回路、
即ち出力段２の入力端子及び差動増幅器として動
作するOPアンプ４の非反転入力端子に共通接続
すると共に、加算器１１を介して第２の電力増幅
回路即ち出力段３の入力端子に接続する。前記出
力段２及び出力段３の出力端子はそれぞれ第１の
インピーダンス７及び第２のインピーダンス８を
介して出力端子１０に共通接続すると共に、抵抗
５及び抵抗６を介して前記OPアンプ４の反転入
力端子に接続する。OPアンプ４の出力端子は加
算器１１に接続し、出力端子１０は負荷抵抗９を
介して接地する。
以上の構成に於ける動作について説明する。入
力端子１に入力信号e1が印加され、第１の出力段
２のノンリニアな成分を含む増幅度をA2とする
と、該第１の出力段２の出力信号e2は、 e2＝A2・e1 ……(1) 第２の出力段３のノンリニアな成分を含む増幅
度をA3、OPアンプ４の増幅度をA4としA4は充
分に大きな増幅度を有するものとしA4≒∞とみ
なせるものとすると、該OPアンプ４の出力信号
e4は第２の出力段３で増幅された後、抵抗６を介
して該OPアンプ４の反転入力端子に負帰還がな
されているから、周知の負帰還の作用により該
OPアンプ４の反転入力端子即ち抵抗５及び抵抗
６の共通接続点のレベルは入力信号e1のレベルに
等しくなる。従つて抵抗５及び抵抗６に流れる電
流i1は、抵抗５及び抵抗６の抵抗値をそれぞれR5
及びR6とすると i1＝e2−e1／R5＝A2−１／R5e1 ……(2) 従つて、第２の出力段３の出力信号e3は、 e3＝e1−i1・R6＝（１−A2−１／R5・R6）e1 ＝（R5＋R6／R5−R6／R5・A2）e1 ……(3) ここで、第１のインピーダンス７及び第２のイ
ンピーダンス８のインピーダンスをそれぞれZ7及
びZ8とし、それぞれに流れる電流をi2及びi3とす
ると、負荷抵抗９に供給される出力信号e5は、 e5＝（i2＋i3）・R9 ……(4) （但し、負荷抵抗９の抵抗値をR9とする）又i2
及びi3は i2＝e2−e5／Z7 ……(5) i3＝e3−e5／Z8 ……(6) 以上の式から出力信号e5は e5＝１／R9＋１／Z7＋１／Z8 （A2／Z7−R6／R5A2／Z8）e1＋R5＋R6／R5Z8e1……
(7) 従つて、式(7)の右辺のカツコ内の項をゼロとす
れば出力信号e5は、第１の出力段２のノンリニア
な成分を含んだ増幅度A2に関係なく、歪みの無
い出力を得ることが出来る。そこで、式(7)の右辺
のカツコ内の項をゼロにする為には、 R6／R5＝Z8／Z7 ……(8) この様に抵抗５及び６の抵抗値とインピーダン
ス７及び８のインピーダンス値を式(8)の条件を満
足する様に設定すれば出力信号は無歪みとなり、
この時のe5は e5＝R9／（Z7Z8）＋R9・e1 ……(9) この様に第２の出力属３のノンリニアな成分を
含む増幅度A3によつて発生する歪みは抵抗６を
介してOPアンプ４に負帰還されるから、上記増
幅度A3のノンリニア成分によつて増幅器３の出
力端子に生ずる歪みは無視出来る程度の非常に小
さな値に減少する。次に第１の出力段２のノンリ
ニアな成分を含む増幅度A2によつて生ずる歪み
は、上記の負帰還回路を介して増幅器３にも加え
られ、増幅器３の出力端子には増幅器２の出力端
子に現われる歪みと逆相の歪みが現われており、
この歪みが第２のインピーダンス８を介して出力
端子１０に加えられ、増幅器２の歪みと相殺され
て式(9)で求まる歪みの無い出力信号を得ることが
出来る。又この場合OPアンプ４を介して負帰還
されるのは歪み成分だけであり、入力信号は第１
及び第２の出力段と第１及び第２のインピーダン
スを介して負荷に供給されるので従来の負帰還回
路における様な負帰還信号中の入力信号成分の遅
れ等による過渡的な歪みが発生することがない。
力端子１に入力信号e1が印加され、第１の出力段
２のノンリニアな成分を含む増幅度をA2とする
と、該第１の出力段２の出力信号e2は、 e2＝A2・e1 ……(1) 第２の出力段３のノンリニアな成分を含む増幅
度をA3、OPアンプ４の増幅度をA4としA4は充
分に大きな増幅度を有するものとしA4≒∞とみ
なせるものとすると、該OPアンプ４の出力信号
e4は第２の出力段３で増幅された後、抵抗６を介
して該OPアンプ４の反転入力端子に負帰還がな
されているから、周知の負帰還の作用により該
OPアンプ４の反転入力端子即ち抵抗５及び抵抗
６の共通接続点のレベルは入力信号e1のレベルに
等しくなる。従つて抵抗５及び抵抗６に流れる電
流i1は、抵抗５及び抵抗６の抵抗値をそれぞれR5
及びR6とすると i1＝e2−e1／R5＝A2−１／R5e1 ……(2) 従つて、第２の出力段３の出力信号e3は、 e3＝e1−i1・R6＝（１−A2−１／R5・R6）e1 ＝（R5＋R6／R5−R6／R5・A2）e1 ……(3) ここで、第１のインピーダンス７及び第２のイ
ンピーダンス８のインピーダンスをそれぞれZ7及
びZ8とし、それぞれに流れる電流をi2及びi3とす
ると、負荷抵抗９に供給される出力信号e5は、 e5＝（i2＋i3）・R9 ……(4) （但し、負荷抵抗９の抵抗値をR9とする）又i2
及びi3は i2＝e2−e5／Z7 ……(5) i3＝e3−e5／Z8 ……(6) 以上の式から出力信号e5は e5＝１／R9＋１／Z7＋１／Z8 （A2／Z7−R6／R5A2／Z8）e1＋R5＋R6／R5Z8e1……
(7) 従つて、式(7)の右辺のカツコ内の項をゼロとす
れば出力信号e5は、第１の出力段２のノンリニア
な成分を含んだ増幅度A2に関係なく、歪みの無
い出力を得ることが出来る。そこで、式(7)の右辺
のカツコ内の項をゼロにする為には、 R6／R5＝Z8／Z7 ……(8) この様に抵抗５及び６の抵抗値とインピーダン
ス７及び８のインピーダンス値を式(8)の条件を満
足する様に設定すれば出力信号は無歪みとなり、
この時のe5は e5＝R9／（Z7Z8）＋R9・e1 ……(9) この様に第２の出力属３のノンリニアな成分を
含む増幅度A3によつて発生する歪みは抵抗６を
介してOPアンプ４に負帰還されるから、上記増
幅度A3のノンリニア成分によつて増幅器３の出
力端子に生ずる歪みは無視出来る程度の非常に小
さな値に減少する。次に第１の出力段２のノンリ
ニアな成分を含む増幅度A2によつて生ずる歪み
は、上記の負帰還回路を介して増幅器３にも加え
られ、増幅器３の出力端子には増幅器２の出力端
子に現われる歪みと逆相の歪みが現われており、
この歪みが第２のインピーダンス８を介して出力
端子１０に加えられ、増幅器２の歪みと相殺され
て式(9)で求まる歪みの無い出力信号を得ることが
出来る。又この場合OPアンプ４を介して負帰還
されるのは歪み成分だけであり、入力信号は第１
及び第２の出力段と第１及び第２のインピーダン
スを介して負荷に供給されるので従来の負帰還回
路における様な負帰還信号中の入力信号成分の遅
れ等による過渡的な歪みが発生することがない。
なお第１の出力段２と第２の出力段３のそれぞ
れの出力電力容量は任意に定めることが出来る。
即ち、前式(8)の条件さえ満足させれば、第２の出
力段３は、第１の出力段２とほぼ等しい出力電力
を負荷抵抗９に供給しながら、第１の出力段２の
歪みの除去が行えるし、同様にしてR5＜R6、Z7
＜Z8とすれば第２の出力段３は第１の出力段２に
比べて少ない電力を負荷抵抗９に供給しながら、
第１の出力段２の歪みの除去が行えるので、該第
２の出力段３に用いる出力トランジスタは電力損
失の少ない小形の出力トランジスタを用いても同
様の歪み除去効果を得ることが出来る。
れの出力電力容量は任意に定めることが出来る。
即ち、前式(8)の条件さえ満足させれば、第２の出
力段３は、第１の出力段２とほぼ等しい出力電力
を負荷抵抗９に供給しながら、第１の出力段２の
歪みの除去が行えるし、同様にしてR5＜R6、Z7
＜Z8とすれば第２の出力段３は第１の出力段２に
比べて少ない電力を負荷抵抗９に供給しながら、
第１の出力段２の歪みの除去が行えるので、該第
２の出力段３に用いる出力トランジスタは電力損
失の少ない小形の出力トランジスタを用いても同
様の歪み除去効果を得ることが出来る。
第２図は、第１図のOPアンプ４及び加算器１
１の部分を具体的に示した本考案による他の実施
例である。図に於いて、OPアンプ４は入力信号
に追従して浮動で動作する浮動の正電源１１−１
と浮動の負電源１１−２によつて駆動されるか
ら、OPアンプ４の差動入力信号と入力端子１に
印加された入力信号e1との加算が簡単な構成で行
えるものであり、第２図に於ける基本的な動作は
第１図に於ける動作に等しいのでその説明を省略
する。
１の部分を具体的に示した本考案による他の実施
例である。図に於いて、OPアンプ４は入力信号
に追従して浮動で動作する浮動の正電源１１−１
と浮動の負電源１１−２によつて駆動されるか
ら、OPアンプ４の差動入力信号と入力端子１に
印加された入力信号e1との加算が簡単な構成で行
えるものであり、第２図に於ける基本的な動作は
第１図に於ける動作に等しいのでその説明を省略
する。
以上の様に本考案によれば、並列増幅器におい
て主として歪み成分を負帰還するので従来の負帰
還回路における様な過渡特性の悪化による性能の
劣化が少いという優れた効果を得ることが出来
る。
て主として歪み成分を負帰還するので従来の負帰
還回路における様な過渡特性の悪化による性能の
劣化が少いという優れた効果を得ることが出来
る。
第１図及び第２図はそれぞれ本考案の一実施例
を示す回路図である。 図中、２及び３は第１及び第２の出力段、４は
OPアンプ、５及び６は抵抗、７及び８は第１及
び第２のインピーダンス、１１は加算器である。
を示す回路図である。 図中、２及び３は第１及び第２の出力段、４は
OPアンプ、５及び６は抵抗、７及び８は第１及
び第２のインピーダンス、１１は加算器である。
Claims (1)
- 入力信号が印加された第１及び第２の増幅器の
出力を第１及び第２のインピーダンスを介して加
算して成る並列増幅器において前記第１及び第２
の増幅器の出力端子間に第１及び第２の抵抗の直
列回路を接続し、上記第１及び第２の抵抗同志の
接続点の信号と入力信号との差信号を増幅して、
前記第２の増幅器の入力信号に加算することを特
徴とする増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10758481U JPS5813714U (ja) | 1981-07-20 | 1981-07-20 | 並列増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10758481U JPS5813714U (ja) | 1981-07-20 | 1981-07-20 | 並列増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5813714U JPS5813714U (ja) | 1983-01-28 |
| JPS6338575Y2 true JPS6338575Y2 (ja) | 1988-10-12 |
Family
ID=29902014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10758481U Granted JPS5813714U (ja) | 1981-07-20 | 1981-07-20 | 並列増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5813714U (ja) |
-
1981
- 1981-07-20 JP JP10758481U patent/JPS5813714U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5813714U (ja) | 1983-01-28 |
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